集成電路(IC) 發明至今已有50多年，自1991年問世以來，國際半導體技術藍圖(International Technology Roadmap for Semiconductors，ITRS) 一直是半導產業往前邁進的指南，藍圖預測半導體技術會遵循摩爾定律(Moore's Law) 的縮放節奏邁進。不過，在2016年7月ITRS所釋出的半導體產業「未來藍圖」報告顯示，估計微處理器中的晶體管體積將在2021 年開始停止縮小，這意味著微處理器中的晶體管數量將不會再如摩爾定律所說的會逐步增加，也就是說摩爾定律已宣告死亡。隨著摩爾定律的死亡，國際半導體技術藍圖ITRS也將步入歷史。取而代之的，將是異構整合藍圖（Heterogeneous Integration Roadmap，HIR）。 雖然芯片設計和制程技術的創新仍然繼續，但進展已明顯趨緩，不管制程技術下殺到多少微米，芯片尺寸的縮減似乎已到了極限，更遑論同時要增加密度以提升性能。圖1及圖2是Alphabet的總裁John Hennessy 于2018 年7 月ERI會議中展示的兩張圖表。圖1顯示了40年間的DRAM的容量和密度增長放緩的情況；而圖2則顯示了40年間的CPU運算性能變化，明顯看出在近年成長已趨于平穩。

圖1. 40年間的DRAM的容量和密度增長放緩的情況（資料來源：J Hennessy, ERI Conf July 2018） 半導體產業協會(SIA) 于2016年7月正式宣告ITRS國際半導體技術藍圖時代的結束。其后SIA 和SRC (半導體研究公司，Semiconductor Research Corporation)于2017 年3 月聯合發表了名為《半導體研究機會：產業愿景和指南》報告（Semiconductor Research Opportunities：An Industry Vision and Guide）。報告中指出：「前進的道路并不像摩爾定律時代那樣清晰，然而，巨大的經濟和社會效益潛力— 其中一些是可以預見的，但有一些只能想像…… 在這個關鍵點上，需要產業界、政府和學術界攜手合作，才能持續進步成長。」

圖2. 40年間的CPU運算性能成長，近年已趨緩 （資料來源：J Hennessy, ERI Conf July 2018）

應用及市場需求帶動

在今天，電子產品已深深融入我們的社會結構，改變著我們的生活、工作和娛樂方式，讓我們生活在數位時代，為我們的全球生活方式、產業和商業行為帶來高新的效率。而這種效率的達成主要歸功于高效能運算芯片的產出。另一方面，大數據的形成則推動了市場需求，從而形成了技術研發的驅動力。 在現實層面，推動數據增長的市場力量包括：

將數據、邏輯和應用程序轉移到云端

社交媒體的推波助瀾

行動設備的演變

5G／6G 通信加上物聯網(IoT)帶動

人工智能(AI)、虛擬現實(VR)及增強現實(AR)的應用

自動駕駛汽車的興起及日漸普及

異構整合興起

雖然制程技術的演進已漸漸無法滿足芯片「體積縮小性能提升」的無止境需求，但需求并沒有消失，因此，人們開始往構裝技術動腦筋。 異構整合是指將單獨制造的「組件」整合到更高層次的組裝（系統級封裝- System in a Package，SiP），以使整體性能提升。系統級封裝不是隨便將兩個芯片封裝在一起就可以，而是必須滿足下列條件才行：

封裝后體積必須變小：將不同功能的芯片與被動元件封裝成一顆IC，所以封裝后體積必定比個別數顆IC還小。

須整合不同類型的封裝技術：必須將數種不同類型的封裝技術整合在一起，與單純將多個芯片封裝在一起的小型封裝技術不同。

必須包含各種類型的主動與被動元件：必須包含處理器、記憶體、邏輯元件、類比元件等數個芯片，甚至必須將被動元件、連接器、天線等一起封裝進去。

在異構整合的定義中，「組件」指的是任何單元，無論是單顆芯片、MEMS器件、被動元件和組裝的封裝或子系統，都整合在一個封裝中。當中可以涉及到材料、元件類型、電路類型、節點、互連方法……等等。

圖3. 異構整合(圖左) 及系統級封裝(圖右) （資料來源：日月光半導體）

大廠紛紛投入

在芯片堆疊密度增長及多芯片整合的需求下，大廠紛紛投入先進封裝技術的發展。其中又以運算芯片制程大廠Intel、TSMC及Samsung的投入最為理所當然。這些大廠將其先進制程技術所產出的芯片配合自家的先進封裝，來完成客戶的產品；而封測大廠日月光則是從本身的封裝技術出發，慢慢發展出2.5D及3D之先進封裝技術(圖2)。

從圖2可見，整體來看，TSMC目前是站在比較領先的地位，從2.5D到3D封裝都有相當完整的技術。另一方面，Intel的Foveros及EMIB也逐漸形成了一個平臺。 由于先進封裝要求的技術很高，因此很多大廠也相應的在這方面投入很高的資本支出。從圖3可見，2022年的資本支出已達到10 ~ 40億的等級。目前各大廠都有本身的技術平臺，而最近產出的新產品也不少。

而其中一個于2022年最重要的動態是Intel于2022年3月邀請了臺積電、Samsung、AMD、Microsoft、Google、日月光等大廠共同組成及推動UCIe小芯片聯盟，有助于小芯片（Chiplet）資料傳輸架構的標準化；未來在UCIe小芯片聯盟的推動下，會越來越趨向標準化，從而降低小芯片先進封裝設計的成本。 此外，透過制定統一的小芯片／晶粒（Die）間傳輸規范，以落實晶粒「隨插即用（Plug and Play）」的目的，使來自不同廠商、代工廠的晶粒能在單一封裝內順利整合，一定程度上滿足了高階運算芯片持續提升運算單元密度以及整合多元功能的需求，成為開發高階運算芯片的關鍵。 UCIe自成立以來，已有數十家包含IC設計、封測、材料設備、電子設計自動化系統等不同類型的業者紛紛加入，顯示小芯片先進封裝的跨領域特性。從圖4可見，圖右的貢獻會員除了IDM、IC封測及IC設計廠商外，還有EDA、ODM、記憶體、EMS及終端產品廠商， 顯示UCIe聯盟的影響力越來越廣。。

小芯片聯盟先導的推動成員在標準主導上占了一定的優勢，像Intel便推出了自己的開放式小芯片平臺，如圖6左邊部分所示，可以用Intel自家的CPU去整合客戶的小芯片，輔以Intel本身的2.5D、3D技術去完成完整的封裝；而這就是Intel推動其IDM 2.0一個很重要的助力，提供了一個平臺可讓Intel進行代工及封測服務。 不過，聯盟成員也不會獨厚Intel，目前已提供了成員數個小芯片封裝可用的架構，包括圖6右邊的標準2D封裝架構及2.5D封裝架構 (可參考Intel的EMIB、TSMC的CoWoS及日月光的FOCoS)。

大廠技術

經過長時間的研發，先導大廠的異構整合先進封整產品均已開始提供服務，像TSMC臺積電從CoWoS、InFO，到SoIC，已經累積豐富的先進封裝經驗，形成3D Fabric平臺；臺積電透過3D Fabric平臺，整合2.5／3D先進封裝技術，為頂級客戶客制最佳化產品，透過綁定先進制程，提供先進制程代工到先進封裝的一條龍服務，主要產品類別為HPC高效能運算與高階智慧型手機芯片。 就Intel的部分，前面已經提過，發展先進封裝技術為Intel IDM 2.0策略中關鍵的一環。近期Intel陸續推出2.5D封裝的嵌入式多芯片互連橋接（Embedded Multi-die Interconnect Bridge, EMIB）技術、3D堆疊的Foveros技術，以及整合2.5D與3D封裝的共嵌入式多芯片互連橋接Co-EMIB技術。Intel的Foveros 封裝技術利用3D 堆疊整合不同的邏輯芯片，為IC設計公司提供了很大的靈活性，允許其將不同技術的IP 區塊與各種記憶體和I/O 元件混合和搭配。Intel的Foveros可以讓芯片產品分解成更小的小芯片(chiplets) 或細芯片(tiles)，其中I/O、SRAM 和電源傳輸電路整合在基礎芯片中，而高性能邏輯小芯片則是堆疊在頂部。 至于記憶體大廠Samsung則是提供記憶體堆疊異構整合封裝服務，包括其在2020 International Wafer-Level Packaging Conference （IWLPC）中展示的記憶體堆疊（Memory Stack）異構整合技術，以及其「X-Cube （eXtended-Cube）」3D封裝技術，包含把記憶體與其他芯片整合，以及硅穿孔、微凸塊等關鍵技術。

審核編輯 ：李倩