當今的自主和人工智能 （AI） 軍事系統處理的傳感器數據量不斷增加。為了處理這種極端的工作負載，系統架構師必須使用最快的 FPGA ［現場可編程門陣列］ 器件和英特爾多核處理器來設計電路板。如果沒有用于駐留數據和實時執行的大量高速雙數據速率第四代 （DDR4） 存儲器，這些器件就無法提供峰值性能。

面對龐大的數據問題，架構師必須設計他們的系統，以滿足更小、更敏捷的平臺的尺寸、重量和功率 （SWaP） 限制，這些平臺對于我們的作戰人員任務成功至關重要。為了支持系統要求，系統中的每個嵌入式板可能需要每個處理器至少 64 GB 的內存，相當于超過 128 個獨立的商業級內存設備或多個雙列直插式內存模塊 （DIMM） 用于在印刷電路板上進行布局。

對于在惡劣的前沿部署環境中運行的超緊湊型軍事系統內部的嵌入式板來說，這不是一個可行的解決方案。必須使用采用芯片堆疊技術的高密度軍用級存儲器來節省空間和功耗，同時在惡劣環境中保持可靠性。

問題堆積如山

芯片堆疊和引線鍵合的復雜性隨著設計高密度存儲器（例如單個 16 GB DDR4 設備）所需的每個額外芯片而增加。由于如此多的電路采用緊密堆疊的配置，信號完整性是設計考慮的首要因素。在本討論中，信號完整性受損的兩個主要組成部分是串擾和回波損耗性能。

串擾是由于強互感和互電容引起的不需要的電壓噪聲耦合。更簡單地說，它是芯片組中相鄰電路中的信號傳輸對一個電路中的信號造成的干擾。

回波損耗是由信號反射回其原點而不是傳遞到最終終端的部分引起的信號失真。它是由傳輸線中的阻抗不匹配或不連續引起的。

這些性能問題限制了堆疊存儲設備中的數據速度，包括整體系統性能和可靠性。在關鍵任務軍事應用中，它們還可能導致災難性事件。

傳統的芯片堆疊設計拓撲有其局限性

傳統的多芯片堆疊設計方法使用分支或星形拓撲。對于 DDR2 和 DDR3 設備來說，這是一種有效的設計方法，因為它可以實現這些代設備可以提供所需的數據速率和密度。（圖 1。巧妙設計的堆疊式DDR4設備可以通過這種方法實現。然而，高容量存在固有的限制，因為增加的終端路徑或總線長度會導致信號失真，并且由于反射而限制了傳輸線的最大帶寬。隨著堆疊芯片數量的增加，這些芯片繼續退化到有害點。分支拓撲達到其最大能力，因此排除了在高密度、高速 DDR4 和 DDR5 設備中使用的方法。（圖 2 和圖 3。信號完整性工程師必須尋找替代設計方法，以實現下一代更小、更靈活的軍事系統。

圖 2：使用分支拓撲的 2400 Mbps DDR4。

圖 3：使用分支拓撲的 4400 Mbps DDR5。

實現了高密度DDR4

為了達到DDR4的高速要求，信號完整性工程師面臨兩個主要挑戰：首先，減少串擾，這在使用非橫向電磁（TEM）導管（如再分布層（RDL）和鍵合線）的設計中尤為突出;其次，滿足最低-12 dB的回波損耗性能。

需要通過支持比分支拓撲更高頻率操作的共面拓撲來增強互連層。這縮短了兩個終端之間的路徑，同時消除了短截線，從而改善了信號完整性和時序。為了實現這一點，將信號從一個芯片按順序路由到下一個芯片，消除了與以前在分支設計中看到的短截線或額外走線相關的反射。通過添加微帶傳輸線來創建連續的信號返回路徑和線性總線路徑，可實現高速數據速率。此外，對信號和信號返回走線寬度的考慮進一步提高了數據速率并改善了回波損耗。

利用這種拓撲結構，通過帶串擾的精細平衡實現-16 dB的回波損耗，可以在單個緊湊封裝中實現18個存儲設備的小型化，同時在軍用溫度范圍內提供2666 Mbps的數據速率。然而，雖然使用這種方法優化了回波損耗，但仍需要改進串擾性能以滿足DDR5數據速度。（圖 4 和圖 5。

圖 4：使用高級共面拓撲的 4400 Mbps DDR5

圖 5：使用高級共面拓撲的 6400 Mbps DDR5。

通往軍用級 DDR5 的道路

隨著DDR4的預期帶寬和密度增加一倍，以及功率和通道效率的提高，先進的軍事系統將使用DDR5設備來提高性能。然而，即使之前引入的高密度多芯片封裝的共面拓撲結構取得了進步，DDR5 的更高數據速度仍然無法實現。需要進一步改進串擾性能和芯片間網絡。開發應用于RDL的獨特多平面接地和信號走線布局可提高串擾隔離，從而將性能提高6dB。目前，沒有其他已知的芯片堆疊設計方法可用于在數據速率高達 6400 Mbps 的單一器件中實現高密度 DDR5 的商業化（圖 6）。

圖 6：6400 Mbps DDR5 使用高級多平面拓撲。

下一代軍事嵌入式系統的設計人員和用戶將很快實現其高速多核處理系統的最大性能，因為集成了高容量、高速堆疊DDR5，同時受益于更小的系統占用空間。

審核編輯：郭婷