由于ASIC的設計功能復雜，設計時需要有各種IP的使用。在設計IP或使用IP時，重要的考慮因素是基于IO需求以及設計的功能和時間要求。在這種情況下，了解各種可用的IP對設計團隊是很有幫助的。本文就針對IP設計中注意事項、有用策略及FPGA原型設計等進行簡要說明。

1 IP設計與開發

假如考慮SoC設計由處理器、視頻編解碼器、DDR控制器等功能模塊組成。對于快周期的設計一般行業慣例是有IP可以使用。考慮到DDR內存控制器IP已經在市場上上市，所以在設計過程中，我們不是從頭開始設計內存控制器，而是根據行業慣例來設計可用的功能和經過時間驗證的IP。

IP的提供形式如下，原型團隊需要在不同階段的設計周期中使用IP。

RTL IP源代碼:已獲取IP源代碼的開源版本或license版本。使用VHDL或Verilog的源代碼是可用的。

軟IP:這種類型的IP核有時是加密版本，它們需要在設計和重用期間進行一些處理。

網絡列表形式的IP:它們以SoC組件的預合成網絡列表或Synopsys GTECH的形式可用。

物理IP:它們也被稱為硬IP，它們是由晶圓代工廠預先布局的。

加密的源代碼:RTL使用加密的密鑰進行保護，必須解密才能獲得RTL源代碼。

2

IP選擇注意事項

以下是我們在選擇IP時要考慮的要點。

IP支持的功能需求及特性。

適用于IO等高速接口的IP。

IP可用的形式。即IP調整是否有可能提高性能。

IP擁有什么樣的配置環境。

IP中有哪些調試和測試特性。

IP供應商提供了什么樣的文檔?

IP有哪些電氣特性?

可用IP的環境是什么?

IP的不同時鐘和功率域。

IP的時序特性和IO延遲是什么?

3

IP設計中的有用策略

以下是一些在IP設計過程中可以使用的策略。雖然IP設計和驗證是一個非常耗時的階段，但如果設計需要新的功能實現，則必須進行IP設計和開發。例如，市場上出現了新的標準，在這種情況下，設計公司可能會進行IP設計和開發。

1.IP設計與復用

大多數SoC設計團隊總是使用第三方功能和時間驗證的IP。在設計復雜的專用集成電路時，可以實現IP的復用。在設計和原型階段可以使用硬IP或軟IP，復用有助于實現。

專注于設計額外的支持特性，以便加快開發周期。

縮短上市時間。

設計團隊將能夠花更多的時間進行低功率和高速的設計。

設計團隊將能夠發揮使用多個時鐘域和多個功率域的設計。

物理設計方面的挑戰，如修正時間沖突，需要在物理設計過程中投入更多時間。因此，如果使用IP，時間會大大減少。

2.軟硬件協同設計

這也被稱為設計分區，設計必須分為硬件和軟件兩部分。重要的考慮點是在劃分設計時;在設計中需要如何協同并行執行?在目前的場景中，由于SoC是復雜的，可以使用設計中的并行性來實現功能，這反過來可以提高設計性能。在設計劃分階段，需要對復雜的計算任務或算法進行劃分。大多數復雜的計算塊需要使用硬件實現。設計劃分是定義需要使用軟件實現哪些內容的重要和決定性階段。以及什么需要使用硬件來實現。

例如，視頻解碼器的設計需要支持多幀。該視頻解碼器可以有效地利用硬件實現，甚至可以結合解碼器的并行性。對于需要FFT、FIR、IIR等濾波器或高速乘法器的高計算DSP功能塊，可以利用硬件實現。

讓我們考慮協議實現的場景，大多數協議如以太網、USB和AHB可以通過硬件軟件協同設計有效地實現。這些算法應該經過功能性時序驗證。這在克服和減少設計中的延遲方面具有優勢。對于大多數協議實現，必須考慮。

硬件軟件設計的主要挑戰是吞吐量和功率需求的分析。例如，考慮SoC設計中的場景，固定長度的數據包需要在固定的時間間隔內傳輸。如果設計是通過使用硬件實現的，那么就需要注意硬件和軟件之間應該有最少的交互。為了盡量減少硬件和軟件之間的交互，可以使用FIFO緩沖區和計時器來使用該策略。

3.接口細節與時序要求

對于每個IP，都必須有功能性和經過時間驗證的總線接口。在大多數應用中，都使用了高級高速總線協議。這些協議需要驗證設計的功能和時間正確性。為了實現數據的高速傳輸，IO接口需要有針對性。在SoC設計中有許多不同類型的IO接口。這些IO可以是通用IO、差分IO和高速IO。

Reset clock要求

時鐘分配網絡用于向SoC中所有寄存器提供統一的時鐘偏差。時鐘策略在整體設計性能中起著至關重要的作用。采用時鐘樹綜合的方法，利用合適的時鐘樹來實現均勻的時鐘傾斜。使用單時鐘結構還是多時鐘域結構需要在體系結構層面進行決定。同步或異步邏輯的使用也需要在體系結構級別定義。Reset可以是異步的，也可以是同步的，需要在SoC的架構階段定義。

4.EDA工具與license要求

為SoC的FPGA原型設計和ASIC移植選擇必要的EDA工具和許可證。大多數行業標準工具是：

Simulator：Questasim, VCS, ModelSim

Synthesis：Synpilfy pro and Synopsys DC

STA：prime time (Synopsys PT)

5.開發原型平臺

對于SoC和IP驗證，使用必要的原型和開發平臺。原型平臺可以包括使用多個FPGA板來實現和驗證SoC，所需的IP，所需的DSP功能，所需的內存和所需的通用處理器。所需原型板的可用性與必要的接口，以實現SoC和調試或測試設置的使用。

大多數SoC都是通過使用由可用EDA工具和邏輯分析儀組成的測試設置進行測試的。在SoC設計周期的開始，架構師分析了設計和功能需求，并根據速度和門數估計的需求設計了原型平臺。這里最重要的因素是上市時間、預算分配和設計時間需求。如果DSP功能在FPGA中可用，那么在FPGA上實現DSP功能是明智的。

6.開發測試平臺

對于復雜的門計數SoC，需要用所需的測試向量來開發必要的測試用例。特性可以使用頂級功能規范來提取，并且所需的測試用例可以在測試計劃文檔中記錄下來。開發的測試向量可以對驗證的質量產生顯著的影響，以實現覆蓋目標。測試用例可以被記錄為基本的、次要的和隨機的測試用例。帶有所需覆蓋率目標的受限隨機驗證可以通過使用所需的必要測試用例來實現。

7.開發驗證平臺

使用驗證語言，如Verilog和高級驗證語言，如System Verilog或System C;用于早期檢測bug并實現覆蓋目標。在大門數SoC設計中，通過捕獲設計早期的bug來提高整體設計質量的驗證計劃一直是至關重要的。總體目標是在更少的時間內實現所需和設計的功能。需要構建驗證環境來實現覆蓋目標。驗證體系結構可以包含必要的總線功能模型和驅動程序、監視器和計分板，用于健壯地檢查設計規范。環境的總體驗證計劃和創建的目標是實現自動化，以在更少的時間持續時間內最小化完成功能檢查的時間要求。

4

使用多個FPGA進行原型設計

以SoC設計為例，它具有通用計算的處理器、DDR3內存控制器和視頻編碼器和解碼器IP。如果設計需要200,000個邏輯門，那么這個設計就無法適應Artix-7的單FPGA。在這種情況下，我們需要使用設計分區來針對使用多個FPGA的設計。對于大多數SoC，我們需要使用多個FPGA架構來針對原型。FPGA可以使用環型或星型拓撲進行連接。

以下是一些重要的建議，使用多個FPGA進行原型設計。

更好地理解設計:嘗試理解設計的模擬和數字功能，并將設計劃分為模擬和數字設計領域。使用分區工具可以得到更好的結果。自動劃分工具可以用于跨連續邊界更好地劃分設計。

模擬功能和附加接口：FPGA是實現數字設計的理想選擇，但實際設計中既有模擬模塊，也有數字模塊。所以盡量選擇額外的子板卡來連接ADC和DAC。

資源的有效使用:在執行分區時嘗試采用策略，以允許EDA工具擁有最多70%的FPGA資源。這將允許原型團隊在啟動階段添加BIST和調試邏輯。

對IO和引腳復用的要求:IO的速度是決定原型整體性能的重要因素。對于多個FPGA設計，還需要部署其他多路復用策略。

時鐘策略:根據星型、環形拓撲結構的要求，有必要考慮多個FPGA設計的時鐘策略。在調試和測試階段需要考慮時鐘偏差和其他電路板延遲。

IO接口:在SOC架構級別，應該做出關于原型特性需求的決定。在使用單個或多個FPGA設計原型時，考慮IO速度、IO電壓、帶寬、時鐘和復位網絡、外部接口總是更好的選擇!

FPGA連接性:原型團隊需要考慮使用多個FPGA的原型的環形、星型或混合型連接性。

以下是其中的幾個要點：

(a)環型連接

在這種類型的布置中，多個FPGA被連接起來形成環。

在這種連接類型中，它增加了整體路徑延遲。當信號通過FPGA時，等效原型邏輯可以類似于優先級邏輯。與其他類型的單板相比，這種類型的連接速度較慢。

如果我們試圖將環形連接可視化，那么在高層次上，我們可以考慮使用這種類型的FPGA內部連接的引腳連接。IO的浪費不能局限在這種連通性上。FPGA處于下端；IO會被浪費掉，而且對于電路板設計師和電路板布局團隊來說，將這些IO連接到高阻抗狀態是額外的開銷。

(b)星型連接

由于與另一個FPGA直接連接，這種類型的FPGA內部連接比環形排列更快。為了獲得更好的原型性能，使用FPGA之間的高速互連，并將未使用的引腳配置為高阻抗狀態。

（c）混合連接

在板卡的設計和布局中，我們可以使用環型連接和星型連接的混合。這種類型的連接可以具有中等的性能。

市場上供應商提供的電路板有固定的連接，可能不適合在原型制作過程中，因為它們不符合規格和要求。在這種情況下，根據設計的復雜性，最好選擇接口連接性，以獲得更好的原型性能。

---END---

審核編輯 ：李倩