女人自慰AV免费观看内涵网,日韩国产剧情在线观看网址,神马电影网特片网,最新一级电影欧美,在线观看亚洲欧美日韩,黄色视频在线播放免费观看,ABO涨奶期羡澄,第一导航fulione,美女主播操b

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

Verilog的塊語句fork...join 和 begin...end

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2022-06-09 10:30 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

1. 塊語句有兩種,一種是 begin-end 語句, 通常用來標志()執行的語句;一種是 fork-join 語句,通常用來標志()執行的語句。

答案:順序,并行

解析:

(1)begin_end順序塊,用于將多條語句組成順序塊,語句按順序一條一條執行(除了帶有內嵌延遲控制的非阻塞賦值語句),每條語句的延遲時間是相對于由上一條語句的仿真時間而言;

(2)fork-join并行塊,塊內語句同時執行。

2. 塊語句,下面這段語句中,第 40 時刻上,A、B 的值各是多少?


reg A;reg B;initial begin    fork        begin            A = 1;            #20 A = 0;    #30A=1;            #50 A = 0;        end        begin            B = 1;            #20 B = 0;            #30 B = 1;            #50 B = 0;        end    joinend

答案:A = 0,B = 0

解析:

塊語句有兩種,begin...end 和 fork...join,其中 fork...join 是并行塊,begin...end 是順序執行塊,可以相互嵌套

上面,兩個 begin...end 之間是并行的,而各自 begin...end 內部是順序執行,A 和 B 的賦值邏輯是一樣的,所以要么都是 1,要么都是 0。

按照順序執行,A 前 20 個時間單位是 1,然后持續 30 個時間單位的 0,所以 40 時刻是 0,同理 B 也是 0

228548d8-e784-11ec-ba43-dac502259ad0.png

審核編輯 :李倩


聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • Verilog
    +關注

    關注

    29

    文章

    1367

    瀏覽量

    112249
  • 順序
    +關注

    關注

    0

    文章

    14

    瀏覽量

    22204

原文標題:Verilog 的塊語句 fork...join 和 begin...end

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    基礎篇3:掌握Python中的條件語句與循環

    不同的條件執行不同的代碼。Python中的條件語句主要使用if、elif(else if的縮寫)和else關鍵字。 if語句 最簡單的條件語句是if
    發表于 07-03 16:13

    詳解TIA Portal SCL編程語言中的IF語句

    IF 語句是編程中最基本和最重要的控制結構之一,它的主要作用是根據條件決定程序的執行路徑,IF 語句是編程中實現邏輯判斷和決策的基礎。
    的頭像 發表于 05-24 15:01 ?553次閱讀
    詳解TIA Portal SCL編程語言中的IF<b class='flag-5'>語句</b>

    FPGA Verilog HDL語法之編譯預處理

    語句)。Verilog HDL編譯系統通常先對這些特殊的命令進行“預處理”,然后將預處理的結果和源程序一起在進行通常的編譯處理。
    的頭像 發表于 03-27 13:30 ?613次閱讀
    FPGA <b class='flag-5'>Verilog</b> HDL語法之編譯預處理

    尋找verilog高手,有報酬

    我采集了一電路板正常工作時的數據,基于這些數據我想用EPM7128slc84-15(sys_clk:50Mhz)測試電路板,尋求一位verilog高手,有償
    發表于 03-08 16:31

    Verilog 與 ASIC 設計的關系 Verilog 代碼優化技巧

    Verilog與ASIC設計的關系 Verilog作為一種硬件描述語言(HDL),在ASIC設計中扮演著至關重要的角色。ASIC(Application Specific Integrated
    的頭像 發表于 12-17 09:52 ?1028次閱讀

    Verilog 測試平臺設計方法 Verilog FPGA開發指南

    Verilog測試平臺設計方法是Verilog FPGA開發中的重要環節,它用于驗證Verilog設計的正確性和性能。以下是一個詳細的Verilog測試平臺設計方法及
    的頭像 發表于 12-17 09:50 ?1129次閱讀

    Verilog與VHDL的比較 Verilog HDL編程技巧

    Verilog 與 VHDL 比較 1. 語法和風格 VerilogVerilog 的語法更接近于 C 語言,對于有 C 語言背景的工程師來說,學習曲線較平緩。它支持結構化編程,代碼更直觀,易于
    的頭像 發表于 12-17 09:44 ?1693次閱讀

    如何自動生成verilog代碼

    介紹幾種自動生成verilog代碼的方法。
    的頭像 發表于 11-05 11:45 ?1028次閱讀
    如何自動生成<b class='flag-5'>verilog</b>代碼

    Verilog硬件描述語言參考手冊

    一. 關于 IEEE 1364 標準二. Verilog簡介三. 語法總結四. 編寫Verilog HDL源代碼的標準五. 設計流程
    發表于 11-04 10:12 ?4次下載

    system verilog語言簡介

    ICer需要System Verilog語言得加成,這是ICer深度的表現。
    發表于 11-01 10:44 ?0次下載

    Verilog HDL的基礎知識

    本文繼續介紹Verilog HDL基礎知識,重點介紹賦值語句、阻塞與非阻塞、循環語句、同步與異步、函數與任務語法知識。
    的頭像 發表于 10-24 15:00 ?1187次閱讀
    <b class='flag-5'>Verilog</b> HDL的基礎知識

    如何利用Verilog-A開發器件模型

    Verilog-A對緊湊型模型的支持逐步完善,在模型的實現上扮演越來越重要的角色,已經成為緊湊模型開發的新標準。而且Verilog-A能夠在抽象級別和應用領域中擴展SPICE建模和仿真功能,因此學會
    的頭像 發表于 10-18 14:16 ?1330次閱讀
    如何利用<b class='flag-5'>Verilog</b>-A開發器件模型

    GPIO Init函數結尾沒有begin end用戶編輯區域,為什么?

    MX_GPIO_Init初始換函數結尾沒有begin end用戶編輯區域,但是在其他初始化函數后有編輯區域,并且在main.c文件每個初始化后方也沒有用戶編輯界面,如果想要在初始化結尾做一些事情,在
    發表于 09-26 06:08

    命中順序仲裁verilog如何優化設計?

    ; hit_ID <= 3\'d0; end else begin case (state) state_4: begin//第四列判斷 if(sync_valid[3]) beg
    發表于 09-22 20:56

    FPGA Verilog HDL有什么奇技巧?

    reg 變量,因為 initial 是不可綜合的,只能在仿真環境中使用,用于初始化寄存器、內存或執行仿真期間的其他任務。 但在 FPGA 設計中,可以使用默認賦值或者使用有條件的賦值語句來為 reg
    發表于 09-12 19:10