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Verilog 模塊之間的連接是通過模塊端口進行的。為了給組成設計的各個模塊定義端口， 我們必須對期望的硬件設計有一個詳細的認識。不幸的是，在設計的早期，我們很難把握設 計的細節。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，一個設 計中的許多模塊往往具有相同的端口定義，在 Verilog 中，我們必須在每個模塊中進行相同 的定義，這為我們增加了無謂的工作量。 SystemVerilog 提供了一個新的、高層抽象的模塊連接，這個連接被稱為接口（Interface）。 接口在關鍵字 interface 和 endinterface 之間定義，它獨立于模塊。接口在模塊中就像一個單 一的端口一樣使用。在最簡單的形式下，一個接口可以認為是一組線網。例如，可以將 PCI 總線的所有信號綁定在一起組成一個接口。通過使用接口，我們在進行一個設計的時候可以 不需要首先建立各個模塊間的互連。隨著設計的深入，各個設計細節也會變得越來越清晰， 而接口內的信號也會很容易地表示出來。當接口發生變化時，這些變化也會在使用該接口的 所有模塊中反映出來，而無需更改每一個模塊。
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