全球?qū)?shù)據(jù)的需求沒(méi)有減弱的跡象，并繼續(xù)對(duì)服務(wù)提供商施加壓力，要求他們更快地處理更多比特。這種壓力在大型數(shù)據(jù)中心中感受到了強(qiáng)烈的壓力，這些數(shù)據(jù)中心正在應(yīng)對(duì)越來(lái)越需要帶寬的趨勢(shì)。這些趨勢(shì)包括對(duì)娛樂(lè)流媒體、物聯(lián)網(wǎng)應(yīng)用、與聯(lián)網(wǎng)汽車和自動(dòng)駕駛相關(guān)的服務(wù)以及具有密集分析的企業(yè)數(shù)字化轉(zhuǎn)型的需求增長(zhǎng)。

數(shù)據(jù)中心推動(dòng)接口演進(jìn)

迫切需要在整個(gè)基礎(chǔ)設(shè)施中實(shí)現(xiàn)更快的數(shù)據(jù)傳輸協(xié)議，包括處理通過(guò)大量通道到達(dá)的不斷增加的數(shù)據(jù)量、存儲(chǔ)和維護(hù)數(shù)據(jù)、檢索和處理數(shù)據(jù)以及返回結(jié)果 - 具有附加值 -給客戶。

負(fù)責(zé)當(dāng)今網(wǎng)絡(luò)和接口協(xié)議的各個(gè)機(jī)構(gòu)正在加緊工作，以從他們的標(biāo)準(zhǔn)中獲得下一個(gè)性能提升。但是，網(wǎng)絡(luò)中不同點(diǎn)之間的過(guò)度速度不匹配可能會(huì)導(dǎo)致瓶頸。進(jìn)步的速度需要保持領(lǐng)先，但不同的協(xié)議應(yīng)該以相似的速度向前發(fā)展也很重要。

在領(lǐng)先數(shù)據(jù)中心運(yùn)營(yíng)商的需求推動(dòng)下，PCIexpress? （PCIe?） 的發(fā)展大致與不斷發(fā)展的多千兆以太網(wǎng)規(guī)范保持同步。運(yùn)營(yíng)商正在從 100Gbit 以太網(wǎng)轉(zhuǎn)向在其整個(gè)場(chǎng)所采用最新的 400Gbit 連接。為了最大限度地提高所獲得的收益，需要更新更快的 PCIe 代來(lái)將數(shù)據(jù)中心的服務(wù)器與本地外圍設(shè)備（例如存儲(chǔ)和 AI 加速器卡）連接起來(lái)。PCIe 4.0 規(guī)范于 2017 年公布，帶寬是上一代的兩倍。隨后在 2019 年發(fā)布了 PCIe 5.0，將傳輸速度提高到 32GT/s，從而為 x16 鏈路提供 128GB/s 的總帶寬。

圖 1 總結(jié)了各代 PCIe 的總速度。PCI-SIG 已經(jīng)在開(kāi)發(fā) PCIe 6.0，預(yù)計(jì)將在 2021 年完成新規(guī)范。PCIe 很可能會(huì)繼續(xù)成為需要性能的外圍通信的首選協(xié)議。

圖 1. PCIe 標(biāo)準(zhǔn)的發(fā)展速度與多千兆以太網(wǎng)類似。

PCIe 規(guī)范的獨(dú)特壽命

PCIe 5.0 產(chǎn)品現(xiàn)已進(jìn)入市場(chǎng)。但是，舊規(guī)格沒(méi)有到期日期。向后兼容性是 PCIe 的一個(gè)關(guān)鍵優(yōu)勢(shì)，它允許早期規(guī)范為個(gè)人計(jì)算、游戲以及一些企業(yè)計(jì)算和網(wǎng)絡(luò)應(yīng)用程序等機(jī)會(huì)提供經(jīng)過(guò)驗(yàn)證的高性能解決方案。

除了按照最新規(guī)范設(shè)計(jì)的設(shè)備外，設(shè)計(jì)人員還需要高度集成的現(xiàn)成 PCIe 芯片，以支持前幾代產(chǎn)品，以利用這些既定且廣泛接受的標(biāo)準(zhǔn)。然后，設(shè)計(jì)人員可以從幾代 PCIe 中選擇最合適的選項(xiàng)，以實(shí)現(xiàn)具有出色性能的實(shí)用且價(jià)格合理的解決方案。芯片制造商可以繼續(xù)利用他們的設(shè)計(jì) IP 和對(duì)與每一代 PCIe 標(biāo)準(zhǔn)相關(guān)的客戶支持技術(shù)的投資。

Diodes 有大量標(biāo)準(zhǔn) IC 可供選擇，為 PCIe 2.0、3.0、4.0 和 5.0 代提供支持（如圖 2 所示）。設(shè)計(jì)人員可以從中選擇任何一種，為各種應(yīng)用實(shí)現(xiàn)高性能接口。

圖 2. Diodes 產(chǎn)品組合為 PCIe 1.0、2.0、3.0、4.0 和 5.0 提供了全面的選擇。

使用 Diodes 的 PCIe IC 進(jìn)行靈活設(shè)計(jì)

如圖 2 所示，橋接器和交換機(jī)是 PCIe 架構(gòu)中的關(guān)鍵組件，用于連接各種類型的主機(jī)和端點(diǎn)設(shè)備。包橋通常在 OSI 參考模型中的兩個(gè)層之間或兩個(gè)協(xié)議之間提供接口。橋接器還可用于連接 PCIe 和傳統(tǒng) PCI 標(biāo)準(zhǔn)（包括 PCI-X），或連接到 USB 端口或 UART 總線接口。分組交換機(jī)是多端口/多通道設(shè)備，通常用于將單個(gè)根聯(lián)合體擴(kuò)展到多個(gè)端口。提供了額外的通道來(lái)訪問(wèn)其他對(duì)等系統(tǒng)，例如外圍設(shè)備或線卡。Diodes 提供具有各種端口配置和轉(zhuǎn)換功能的數(shù)據(jù)包橋接器和交換機(jī)。

此外，Diodes 結(jié)合了 PCIe 封包開(kāi)關(guān)和 PCIe 至 USB2.0 橋接器的功能，以創(chuàng)建 PI7C9X442SL PCI Express 至 USB 2.0 PCIe Swidge?。這種創(chuàng)新設(shè)備可以從一個(gè) PCIe x1 上游端口扇出到兩個(gè) x1 下游端口和四個(gè) USB 2.0 端口，允許從系統(tǒng)主機(jī)處理器訪問(wèn)多個(gè) PCIe 和 USB 設(shè)備。

為了提高高速系統(tǒng)中的信號(hào)完整性，或者需要通過(guò)更長(zhǎng)的連接（例如外部顯卡或外部存儲(chǔ)）驅(qū)動(dòng)信號(hào)的任何地方，用于 PCIe 2.0、PCIe 3.0 和 PCIe 4.0 的 PCIe ReDriver? 可以使用，如圖 2 所示。ReDriver 使用均衡和預(yù)加重等技術(shù)補(bǔ)償傳輸線損耗，并包含引入最小延遲的輸出驅(qū)動(dòng)器。其效果是恢復(fù)信號(hào)余量并最小化抖動(dòng)，有效地保持接收器的低誤碼率。與重定時(shí)器相比，ReDriver 實(shí)施起來(lái)更容易、更經(jīng)濟(jì)，重定時(shí)器集成了包括時(shí)鐘和數(shù)據(jù)恢復(fù)在內(nèi)的附加功能。

此外，Diodes 還擁有一系列無(wú)源雙向 PCIe 2.0、PCIe 3.0 和 PCIe 4.0 信號(hào)多路復(fù)用器/解復(fù)用器。這些可用于將單個(gè) PCIe 通道連接到多個(gè)通道，例如用于圖形或計(jì)算的帶寬擴(kuò)展，或?qū)⑾到y(tǒng)連接到多協(xié)議接口。

Diodes 還具有適用于所有 PCIe 代的時(shí)序 IC，由圖中所示的晶體振蕩器、時(shí)鐘發(fā)生器和時(shí)鐘緩沖器功能指示。Diodes 的 PCIe 時(shí)鐘發(fā)生器可以產(chǎn)生特定的時(shí)鐘信號(hào)頻率，輸出抖動(dòng)極低，適用于 PCIe 應(yīng)用和其他需要類似性能的系統(tǒng)時(shí)鐘。時(shí)鐘緩沖器采用時(shí)鐘發(fā)生器參考信號(hào)并產(chǎn)生多個(gè)輸出以分布在 PCB 上。有多種配置可供選擇，利用 Diodes 的專有 PLL 設(shè)計(jì)，最大限度地減少抖動(dòng)以滿足適用的 PCIe 規(guī)范。在可用的設(shè)備中，Diodes 的 1.8V PI6CG18xxx 時(shí)鐘發(fā)生器和 1.5V PI6CG15xxx 緩沖器是具有 2、4 和 8 通道配置的 PCIe 4.0 IC。它們的集成功能為每個(gè)輸出節(jié)省了四個(gè)外部電阻，

結(jié)論

PCIe 標(biāo)準(zhǔn)處于開(kāi)發(fā)的最前沿，可實(shí)現(xiàn)領(lǐng)先的超大規(guī)模數(shù)據(jù)中心所需的高帶寬互連。除了與最快的多千兆位以太網(wǎng)規(guī)范緊密匹配的最新一代的高速之外，舊標(biāo)準(zhǔn)的壽命和確保各代之間的向后兼容性使設(shè)計(jì)人員能夠創(chuàng)建實(shí)用、負(fù)擔(dān)得起和高性能的解決方案消費(fèi)、桌面和工業(yè)用途。支持涵蓋多代標(biāo)準(zhǔn)的廣泛 PCIe 芯片組合（例如 Diodes PCIe 時(shí)序芯片、驅(qū)動(dòng)器、ReDrivers、開(kāi)關(guān)和橋接器組合）是成功的重要因素。