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如何避免傳導EMI問題

電子設計 ? 來源:網友電子設計發布 ? 作者:網友電子設計發布 ? 2021-11-23 11:03 ? 次閱讀

作者:Brian King

大部分傳導 EMI 問題都是由共模噪聲引起的。而且,大部分共模噪聲問題都是由電源中的寄生電容導致的。

對于該討論主題的第 1 部分,我們著重討論當寄生電容直接耦合到電源輸入電線時會發生的情況

1. 只需幾 fF 的雜散電容就會導致 EMI 掃描失敗。從本質上講,開關電源具有提供高 dV/dt 的節點。寄生電容與高 dV/dt 的混合會產生 EMI 問題。在寄生電容的另一端連接至電源輸入端時,會有少量電流直接泵送至電源線。

2. 查看電源中的寄生電容。我們都記得物理課上講過,兩個導體之間的電容與導體表面積成正比,與二者之間的距離成反比。查看電路中的每個節點,并特別注意具有高 dV/dt 的節點。想想電路布局中該節點的表面積是多少,節點距離電路板輸入線路有多遠。開關 MOSFET 的漏極和緩沖電路是常見的罪魁禍首。

3. 減小表面面積有技巧。試著盡量使用表面貼裝封裝。采用直立式 TO-220 封裝的 FET 具有極大的漏極選項卡 (drain tab) 表面面積,可惜的是它通常碰巧是具有最高 dV/dt 的節點。嘗試使用表面貼裝 DPAK 或 D2PAK FET 取代。在 DPAK 選項卡下面的低層 PCB 上安放一個初級接地面板,就可良好遮蔽 FET 的底部,從而可顯著減少寄生電容。

有時候表面面積需要用于散熱。如果您必須使用帶散熱片的 TO-220 類 FET,嘗試將散熱片連接至初級接地(而不是大地接地)。這樣不僅有助于遮蔽 FET,而且還有助于減少雜散電容。

4. 讓開關節點與輸入連接之間拉開距離。其中我忽視了這個簡單原則。

我通過簡單調整電路板(無電路變化),將噪聲降低了大約 6dB。在有些情況下,接近高 dV/dt 進行輸入線路布線甚至還可擊壞共模線圈 (CMC)。

您是否有過在顯著加強輸入濾波器后 EMI 改善效果很小甚至沒有改善的這種遭遇?這很有可能是因為有一些來自某個高 dV/dt 節點的雜散電容直接耦合到輸入線路,有效繞過了您的 CMC。為了檢測這種情況,可臨時短路 PCB 上 CMC 的繞組,并將一個二級 CMC 與電路板的輸入電線串聯。如果有明顯改善,您需要重新布局電路板,并格外注意輸入連接的布局與布線。

其它參考資料:

構建電源 — 布局注意事項,作者:Robert Kollman

閱讀所有 PowerLab 筆記

PowerLab 參考設計庫

電源管理產品

原文請參見: http://e2e.ti.com/blogs_/b/powerhouse/archive/2014/04/11/powerlab-notes-how-to-avoid-conducted-emi-problems-part-i.aspx

編輯:jq

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