摘要： 針對模擬濾波器設計靈活性差且不能很好地支持數據通信的并行和速度等問題，利用Altera公司CycloneII系列中的EP2C35F672C6N芯片完成了基于FPGA的WSN信道波形整形濾波器的設計。通過功能創建、計算查表法系數、建立內存數據表、Verilog-HDL編程、Quartus-II平臺下進行FPGA綜合、ModelSim時序仿真、DE2開發板下載調試等過程，實現了波形整形硬件平臺通過USB接口與主機的通信。測試結果表明，該波形整形濾波器具有低成本、頻率可擴展、即插即用等優點，使用方便。

無線通信、傳感器和微機電系統（MEMS）等技術的飛速發展推動了無線傳感器的普及和應用。無線傳感器網絡由大量無線傳感器構成，大量節點協作和感知，收集和處理網絡覆蓋領域內感知對象的相關信息，并且將信息傳送給需要的用戶，具有自組織、容錯能力、微型化三大特點［1-2］。

盡管無線傳感器網絡具有很強的自組織性和容錯能力，但信道傳輸中也面臨著一些問題，尤其是在復雜工業環境中，無線信號存在路徑幅度衰減、小尺度衰落、電波極化偏轉等現象［3］。因此，對無線傳感器網絡信道信號進行整形濾波十分必要。

其他學者對波形整形濾波器的研究與設計有很多豐富的案例和先進的理論分析，但是在波形濾波器的靈活性、精度、易實現等方面仍有改進的空間。面對當前SoC嵌入式設計潮流，如何設計一種靈活、便于配置和易于生成IP核的信道波形整形濾波器是一件急需解決的問題。

本文基于DE2開發板，利用QuartusII開發環境，在Altera公司CycloneII系列EP2C35芯片中，設計了WSN信道波形數字整型濾波器，該設計方法原理清晰，設計周期短，便于形成IP核以及集成應用，具有重要的教學和科研價值。

1 波形整形濾波器總體設計方案

1.1 基于查表法的波形整形方案

波形整形濾波器是將輸入數字序列變為輸出脈沖序列的數字信號處理器，是語音與圖像處理、模式識別和譜分析等應用中的一種基本的處理部件。整形濾波器的設計方法有多種，如窗函數設計法、頻率取樣法、逼近法、查表法等［4-5］。

查表法是基于FPGA的DDS技術，可在一片FPGA芯片上實現信號源的信號產生和控制，只要改變存儲波形信息的ROM數據，就可以靈活地實現任意波形發生器［6］。用FPGA實現DDS比較靈活，可以產生多種調制方式，本文基于查表法設計波形整形濾波器的實現原理圖如圖1所示。

2.2 波形整形濾波器參數設計

2.2.1 頻率選擇

基于直接頻率合成技術的波形整形濾波器，其輸出波形的頻率由兩方面決定：一方面是由頻率控制字（即波形輸出的步長）決定；另一方面是由波形點輸出的固有頻率決定。本文設定基準時鐘頻率為131 kHz，累加器為8 bit，頻率控制字的字長K=4，經計算輸出波形的頻率fout=2 048 Hz。

2.2.2 初相位選擇

對于產生的波形的初相的控制，設定一個輸入控制端，通過控制端的不同狀態給波形添加不同的初相。其原理是對相頻累加器的初次輸出加上一個特定的值。在本文中無法實現初相的任意值設定，只是設定了幾個特定的初相供選擇以驗證理論和方法的正確性。

2.2.3 幅度選擇

設計要求中規定波形的最終輸出幅度值應能夠按照1～4倍的大小調節，故本設計在最后輸出前增加了一個幅度可調節部分。將相位幅度轉換成功后的值乘上一個要求的調幅系數即為最終的波形輸出。

2.3 原代碼編譯

2.3.1 擴頻模塊

系統由頻譜擴展模塊和數據波形整形模塊組成。利用擴頻模塊對原來的頻率進行編碼，并將編碼后的數據進行256倍擴頻，再按照4倍內插根升余弦成型濾波，成形濾波后按4路并行輸出，以滿足并行輸入DA的要求。通過擴頻后的信號波形具有抗截獲性能強、抗多徑干擾能力強、便于實現多址通信擴頻信號等特性。

擴頻信號就是將信號的帶寬擴展，使其性能提高，可以提高系統的抗干擾能力。本文采用直接擴頻的方式，即使用偽隨機的碼序列，將波形序列進行256倍擴頻，從而易于在接收端得到較好性能的波形。擴展頻譜模塊原理圖如圖3所示。

將頂層文件進行全編譯仿真之后，在Quartus II的工具欄選擇“Tools”，點擊“Netlist Viewers”下的“RTL Viewer”之后顯示本設計的邏輯原理圖，如圖5所示。先通過擴頻模塊對數據進行內插和擴頻處理，之后對數據進行整形處理，實現4路平行輸出。

3 系統功能調試和仿真

3.1 系統調試

根據方案設計的要求，調試過程共分3大部分：硬件調試、軟件調試和綜合調試。電路用FPGA/CPLD實驗箱按模塊調試，各模塊逐個調試通過后再進行綜合調試。

3.1.1 軟件調試

本系統的軟件功能強大，采用Verilog語言編寫。先在Quartus II里對所編的模塊逐一進行仿真，排除語法的編寫錯誤和設計邏輯思維的錯誤；當仿真完確認程序沒問題時，直接下載到FPGA芯片，用FPGA實驗箱進行調試。采取自底向上的調試方法，即先單獨調試好每一個模塊，然后再連接成一個完整的系統進行調試。

3.1.2 硬件調試

在控制電路的調試中，對輸入、輸出進行分析，可以知道時序仿真結果是否與實際結果相符合，以便找出硬件設計電路中存在的故障。再調試D/A轉換是否正常。

為提高電路的抗干擾性能，本文采取了一些抗干擾相關措施。如接線時的線要盡量短，減少交叉，每個芯片的電源與地之間接有去擾電容，數字與模擬地要分開。實踐結果表明，此措施對于消除個別引腳上的“毛刺”和高頻噪聲方面都得到了較佳的效果。

對于運算放大器進行選擇時，通常輸出頻率可以達到上千赫茲，這就要求放大器的帶寬滿足特定要求。所以，在進行調試濾波的電路和進行緩沖的輸出電路中，通常都選擇高速、寬帶運算放大器。

3.1.3 綜合調試

在JTAG模式下，配置數據由主機直接裝載進FPGA器件的配置SRAM中，之后只要不掉電FPGA將一直保持配置后的電路功能。在AS模式下，配置數據則被裝載到一個與FPGA相連的配置器件中，之后在加電或重新配置時，這些數據可自動通過配置器件裝載進FPGA，因此FPGA的電路功能可不受掉電影響。這里使用JTAG模式，先確認DE2板上的SW19（RUN/PROG）開關位于RUN位置；然后使用USB線，一端連接到開發板的J9（BLASTER）口，另一端連接到計算機的USB口，開發板加電。

測試時，把一個被干擾的模擬信號輸入ACD中，采樣得到的數據通過FPGA和USB傳輸到計算機上，然后用示波器顯示其時域和頻域圖形，開發板上電并與電腦連接。在Quartus II里選擇菜單項“Tools”中的“Programmer”。編程器界面顯示了當前檢測到的編程線纜，對于DE2板應為USB-Blaster。如果未顯示，則點擊“Hardware Setup”按鈕查看并檢查線是否插好。

配置模式選擇JTAG，然后找到與工程對應的.sof文件（SRAM Object File），在“Program/Configure”一欄打勾。點擊“Start”開始配置。點擊“確定”，完成FPGA器件的配置。此后，切換開關SW0和改變按鍵KEY0的狀態可以正確控制LEDG0的亮與滅，說明整個設計過程正確。

3.2 仿真結果

將仿真出來的vwf文件轉化成Matlab可以讀取的數據文件送到Matlab中查看結果。可以把vwf文件另存為tbl文件，這個文件的格式很簡單（功能仿真時），在Matlab中編寫簡單的程序就可讀出仿真結果，反過來也可以在Matlab中生成tbl文件然后轉化成vwf文件作為輸入。在Matlab中輸出的結果如圖6所示。

本文針對模擬濾波器設計靈活性差且不能兼顧數據通信的并行和速度等問題，結合無線傳感器網絡信道的特點，完成了基于FPGA的無線傳感器網絡信道波形整形濾波器的設計。將要實現的設計進行編程與時序仿真，建立相應數據的存儲查表，通過對存儲器中程序的調用以及對片選的設定和ROM中波形的調用，輸出所想要的波形，實現了波形整形硬件平臺通過USB接口與主機的通信。實際測試結果表明，該波形整形濾波器符合預期的設計目標，具有低成本、頻率可擴展、即插即用等優點，使用方便。

參考文獻

［1］ 楊慶。基于VHDL與CPLD器件的FIR數字濾波器的設計［J］。湖北民族學院學報，2009，31（2）：23-56.

［2］ 袁輝。基于FPGA的數字信號發生器的設計與實現［J］。電子技術應用，2011，37（9）：67-69.

［3］ 劉鋒，裴紅星，王青三。工業無線傳感器網絡信道特征研究［J］。鄭州大學學報（理學版），2011，43（4）：39-43.

［4］ 喻應芝，王愛華，周榮花。基于現場可編程器件的全數字成形濾波器實現［J］。北京理工大學學報，2010，32（4）：32-45.

［5］ BAKULA C J.Low-power pulse-shaping filter desing using hardware-specific［D］.Akron：Master of Science，2010：7-10.

［6］ 江健康。基于Verilog HDL的FIR數字濾波器設計與仿真［J］。微計算機信息，2011，21（3）：11-34.

編輯：jq