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如何生成實(shí)例化模板?

FPGA技術(shù)驛站 ? 來源:Lauren的FPGA ? 作者:Lauren的FPGA ? 2020-12-30 16:23 ? 次閱讀

在ISE中,可以很方便地生成RTL模塊的實(shí)例化模板,Vivado其實(shí)也有這個(gè)功能,只是要通過Tcl命令實(shí)現(xiàn),而且這個(gè)命令隱藏的比較深。以Vivado 2020.2為例,在菜單下選擇Tools,點(diǎn)擊其中的XHub Stores,確保Design Utilities被安裝,如下圖所示,因?yàn)檫@個(gè)命令就位于其中。

該命令要在Elaborated Design階段執(zhí)行,因此,要先打開ElaboratedDesign。該命令提供了多個(gè)選項(xiàng),包括:

-verilog:生成Verilog模板

-vhdl:生成VHDL模板

-stub:生成實(shí)體部分

-template:生成端口映射部分

-cell:指定針對(duì)哪個(gè)單元生成實(shí)例化模板

我們看一下具體使用方法,以Vivado自帶的例子工程wavegen為例。打開Elaborated Design,執(zhí)行如下圖所示的4條腳本。

代碼第2行會(huì)生成如下圖所示內(nèi)容(-stub -verilog):

0ce3cddc-4a1f-11eb-8b86-12bb97331649.png

代碼第3行會(huì)生成如下圖所示內(nèi)容(-template -verilog):

0d200c48-4a1f-11eb-8b86-12bb97331649.png

代碼第4行會(huì)生成如下圖所示內(nèi)容(-template -vhdl)

0d466f00-4a1f-11eb-8b86-12bb97331649.png

代碼第5行會(huì)生成如下圖所示內(nèi)容(-stub -vhdl)

0d67a530-4a1f-11eb-8b86-12bb97331649.png

原文標(biāo)題:如何生成實(shí)例化模板

文章出處:【微信公眾號(hào):Lauren的FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

責(zé)任編輯:haq

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