做過layout的朋友一定會有一種這樣的感覺，串行通道恐怕是最容易設計的部分了。通道就一對差分線，芯片端串行部分信號pin的密度都相對低，出線也十分簡單，最多在通道上有一對AC耦合電容，有些廠商甚至已經將電容集成在芯片中了。

和所有的互聯結構一樣，SERDES無非也就是輸出，輸入，與互連通道。

不過，SERDES在芯片端比一般的信號要多出一些東西。首先，需要在TX端完成將并行信號變成串行信號過程，該過程通過串行器來實現，將n個速率為x的并行信號，變成一個速率為n*x的串行信號，這樣在1/x的時間內，串行信號就包含了n個信息。在這個過程中，參考時鐘的質量就至關重要了，我想，誰都不愿意看到在并行信號中地位相同的兩個信號，變成串行信號之后一個占150ps一個卻只有50ps了吧。

當然，為了保證信號的直流平衡（不要有長0長1的出現）等性能，在將數據進行串并轉換之前，會將信號進行編碼。在數據串化之后，會經過預加重模塊，再出芯片，來到我們的信道上。

簡單來說TX就是一個編碼》》串化》》預加重》》輸出的過程。

而通道上，就是我們熟悉走線，過孔，連接器了。這些在之后的文章中做具體說明。

這里還有一個容易被大家忽略的東西，就是器件的封裝。雖然很多協議對通道的要求是并不包含芯片封裝的，但是一個好的芯片封裝可以為通道增加非常多的裕量，這也是為什么很多通道性能并不是很好但是芯片工作起來非常順暢的原因之一。同樣是BGA封裝，flip chip的寄生電感是wire bonding的30%。當然，更好的性能自然意味著更高的成本，just you know。

在串行通道的RX端，進行著與TX相反的過程。首先經過一個均衡器，將信號進行均衡處理。再通過CDR（clock data recovery）將串行信號解串為并行信號。

大道至簡。可是在這至簡的大道背后，各位工程師們可是在編碼，均衡，封裝等地方做了非常多的努力呢。

編輯：hfy