新的模數(shù)轉(zhuǎn)換器（ADC）技術(shù)使首次實現(xiàn)單芯片100 Gbps相干接收器的設(shè)計成為可能。它使用65 nm CMOS技術(shù)，可以滿足長距離光學(xué)系統(tǒng)的性能和功率要求。它為短途和更高速率的應(yīng)用提供了未來，并提供了設(shè)計僅能解決部分問題的合適ADC的能力。

一個100Gbps相干接收器需要四個56GSa / s模數(shù)轉(zhuǎn)換器（ADC）和一個僅耗散數(shù)十瓦功率的tera-OPS DSP。本文討論了推動單芯片CMOS解決方案的力量。本文還介紹了富士通超快CMOS ADC，它為使用相干接收器的100Gbps以太網(wǎng)和OTU-4傳輸系統(tǒng)提供了使能技術(shù)。

為了提供長距離的100 Gbps光傳輸網(wǎng)絡(luò)，以提供最大的覆蓋范圍和對非理想光纖的免疫力，業(yè)界已將雙極化，正交，相移鍵控（DP-QPSK）作為一種調(diào)制方法。這意味著需要一個相干的接收器。該決定所帶來的最大實施挑戰(zhàn)是對低功耗，超高速ADC的需求。他們的技術(shù)要求定義了這種接收器的實現(xiàn)方式。

沒有合適的ADC，尤其是沒有足夠低功耗的ADC，就不可能生產(chǎn)出對商用光網(wǎng)絡(luò)有用的100 Gbps相干接收器（與僅適用于實驗室演示的原型系統(tǒng)相反）。而且，將來，對于高速短途鏈路，將需要此類ADC，在低功耗和低成本中，由于短途鏈路比遠(yuǎn)程鏈路多得多，因此低功耗和成本變得更加重要。

這些ADC需要至少56 Gbps的采樣率和6位或更高的分辨率。每個功率消耗必須不超過幾瓦，以適應(yīng)系統(tǒng)施加的功率限制。直到最近，人們?nèi)哉J(rèn)為需要諸如非常先進(jìn)的SiGe或超小型幾何CMOS（40 nm或更小）之類的技術(shù)來滿足這些要求，并且對于高達(dá)15 GHz或更高的輸入信號仍具有足夠的動態(tài)范圍。根據(jù)ADC設(shè)計的歷史性進(jìn)展推斷，到2008年底，合適的ADC將在2013年前面世。

朝著單芯片CMOS ADC DSP的驅(qū)動

一個DP-QPSK相干接收機(jī)需要四個ADC通道（圖1），因為存在兩個光偏振。每個通道需要兩個ADC來數(shù)字化I / Q信號。為了達(dá)到100Gbps的凈線路速率，波特率至少應(yīng)為28Gbaud / s，以允許開銷，這需要56GSa / s ADC。系統(tǒng)SNR要求意味著通常需要6位分辨率或更高分辨率，以留出一定的余量以增加噪聲和失真。因此，對于四個ADC，DSP的輸出數(shù)據(jù)速率為1.3Tb / s –或如果使用8位分辨率以允許ADC后有更多裕量和/或數(shù)字AGC，則為1.8Tb / s。

如果ADC未與DSP集成在一起，則必須在芯片之間傳輸大量數(shù)據(jù)，這不僅難以實現(xiàn)（大量通道和高數(shù)據(jù)速率），而且會消耗大量功率用于序列化，反序列化和傳輸。即使對于11Gbps通道（ADC發(fā)送+ DSP接收）使用100mW / ch的樂觀數(shù)字，這也意味著每個ADC僅需要3-4W即可傳輸數(shù)據(jù)。對于原型或演示者，這是可接受的，但對于生產(chǎn)解決方案，這是不可接受的。

編輯：hfy