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關于FPGA時序八大忠告

454398 ? 來源:OpenFPGA ? 作者:碎碎思 ? 2020-11-19 16:22 ? 次閱讀
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忠告一

如果時序差的不多,在1NS以內,可以通過修改綜合,布局布線選項來搞定,如果差的多,就得動代碼。

忠告二

看下時序報告,挑一個時序最緊的路徑,仔細看看是什么原因導致,先看邏輯級數是多少?是哪種電路有問題,乘法器 或者還是RAM接口數據 先弄清楚哪兒的問題

忠告三

搞時序優(yōu)化的話 插入寄存器是王道 但也要看具體情況 不一定都得插寄存器,插入寄存器效果不明顯的話,先檢查一下寄存器插入的位置,如果寄存器不是在關鍵路徑的中間插入而是在某一端的話,確實不大明顯

忠告四

把關鍵路徑找出來,看時序報告,看是什么原因導致頻率上不去,如果是組合邏輯復雜,就優(yōu)化邏輯或者復制邏輯,如果是DSP延遲大,就選多級流水的,只要想搞到150,就一定可以。

忠告五

看時序報告的時候,建議同時對照電路圖一起看,這樣最直觀

忠告六

對照代碼,自己把關鍵路徑涉及部分的電路圖畫出來,然后根據時序要求,算一下要插多少寄存器,插哪兒合適

忠告七

32BIT的比較器,進位鏈有點長,可以分段比較,分成4個8BIT的數據段去比,或者你分成兩段,先比高16,插寄存器,再比低16,時序很好,如果想深入些,就自己手寫一個比較器,不要調庫。

忠告八

多BIT的邏輯,時序上不去,通常都是進位鏈太長,通常做法就是打斷進位鏈,建議看看計算方法或者數字算法之類的書,應該會有幫助

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