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同相不同頻的跨時鐘域路徑介紹

FPGA技術驛站 ? 來源:CSDN博客 ? 作者:CSDN博客 ? 2020-09-23 11:25 ? 次閱讀

同步時鐘是指發送時鐘和接收時鐘是由同一個MMCM或PLL生成,兩者之間有明確的相位關系。例如:兩者可以是同頻但有固定相差;或者同相但不同頻。這里我們重點介紹一下同相不同頻的跨時鐘域路徑,分兩種情形:從慢時鐘到快時鐘和從快時鐘到慢時鐘。

從慢時鐘到快時鐘

如下圖所示,這里假定CLK2的頻率是CLK1的3倍。這實際是條多周期路徑。

發送時鐘和接收時鐘之間的關系如下圖所示。

在只有時鐘周期約束而沒有多周期路徑約束的情況下,STA(Static Timing Analysis)工具會認為建立時間檢查和保持時間檢查如下圖所示。不難看出,保持時間檢查是合理的,但建立時間檢查不是期望的。換言之,建立時間如果按此分析就會過緊。

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原文標題:同步跨時鐘域路徑如何約束

文章出處:【微信號:Lauren_FPGA,微信公眾號:FPGA技術驛站】歡迎添加關注!文章轉載請注明出處。

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