在高性能集成電路 (IC) 設(shè)計領(lǐng)域，對稱性不僅僅是一種美學(xué)偏好，同時也是確保器件正常運行的關(guān)鍵因素。尤其是在模擬和射頻 (RF) 設(shè)計中，對稱性設(shè)計有助于電性保持一致。然而，在 IC 設(shè)計中確保對稱性并非易事。在本文中，我們將探討對稱性檢查的重要性、它所帶來的挑戰(zhàn)，以及如何將對稱性檢查提前到設(shè)計流程中，以增強驗證效率，確保設(shè)計實現(xiàn)預(yù)期功能。
?
高性能 IC 中對稱性的重要性
IC 設(shè)計中的對稱性指的是電路元件在幾何形狀、電氣特性等方面達到一種平衡狀態(tài)。在差分對中繪制的相同 MOSFET 必須在整個布局生命周期中保持基本相同，以維持相同的電氣性能（圖 1）。
?

圖 1. 器件參數(shù)匹配減少了應(yīng)力和芯片長度變化 (ACLV) 的影響。
（圖片來源：西門子）

?
這一概念在需要嚴格精度的電路中尤為重要，例如數(shù)據(jù)轉(zhuǎn)換器、運算放大器和鎖相環(huán) (PLL)。對稱結(jié)構(gòu)可最小化由制造缺陷或工藝變化引起的偏差，而這些偏差可能對性能造成很大影響。任何微小的不匹配都可能導(dǎo)致信號失真、噪聲或定時錯誤，從而影響 IC 的整體功能。
?
例如，在差分電路中，保持正負分支之間的對稱性可確保在兩個分支中共有的噪聲相互抵消，只剩下所需的信號。同樣，在 RF 電路中，對稱布局有助于防止寄生元件對信號完整性產(chǎn)生負面影響。
?
為了應(yīng)對這些挑戰(zhàn)，自動對稱性檢查工具需要不斷進化，更細致地控制對稱性約束條件，并支持先進工藝技術(shù)。這些工具可以處理復(fù)雜幾何形狀和多層設(shè)計，確保即使在最先進的 IC 中也能保持對稱性。
?
先進節(jié)點對稱性檢查的挑戰(zhàn)
隨著 IC 設(shè)計轉(zhuǎn)向更小的工藝節(jié)點，布局的復(fù)雜性和高性能設(shè)計所需的更嚴格公差，帶來了更困難的對稱性檢查挑戰(zhàn)。在先進節(jié)點中，即使輕微的不對稱也可能導(dǎo)致顯著的性能下降。
?
此外，先進封裝技術(shù)（如 2.5D 和 3D IC）的廣泛應(yīng)用為對稱性檢查增加了更多復(fù)雜性。在這些設(shè)計中，跨越多個芯片或堆疊層保持對稱性對于確保信號完整性和最小化組件之間的串擾至關(guān)重要。
?
傳統(tǒng)對稱性檢查方法
遺憾的是，傳統(tǒng)的對稱性驗證方法往往存在漏洞，導(dǎo)致錯誤可能直到設(shè)計后期才會被發(fā)現(xiàn)，甚至是在制造之后才發(fā)現(xiàn)。
?
早期設(shè)計人員采用了幾種方法來驗證對稱性，但每種方法都有其自身的局限性，如圖 2 所示。
?

圖 2. 傳統(tǒng)對稱性驗證技術(shù)。
（來源：西門子）

?

手動尺規(guī)測量： 這是一種耗時且容易出錯的方法，結(jié)果的質(zhì)量完全取決于設(shè)計人員的細致程度。

編寫復(fù)雜規(guī)則： 這種方法可以產(chǎn)生準確的結(jié)果，但需要大量的專業(yè)知識和時間來編寫和維護對稱性驗證規(guī)則。

單元鏡像： 設(shè)計人員基于構(gòu)造對稱性假設(shè)正確性。然而，在物理設(shè)計過程中，與放置相關(guān)的偏移可能會破壞對稱性。

寄生參數(shù)提取： 通過在寄生參數(shù)提取過程中匹配電阻值，設(shè)計人員推斷對稱性。然而，提取工具內(nèi)的近似可能將會導(dǎo)致對實際對稱性的不準確假設(shè)。

?
這些方法各有局限，更重要的是，依賴這些方法通常意味著設(shè)計人員只能在設(shè)計過程的后期甚至是流片后才發(fā)現(xiàn)問題，導(dǎo)致成本高昂的設(shè)計更改。
?
將對稱性檢查提前到設(shè)計流程中
近年來，“左移”驗證的概念在半導(dǎo)體行業(yè)大行其道。通過將驗證任務(wù)提前到設(shè)計流程的早期階段，設(shè)計人員可以在設(shè)計之初提前發(fā)現(xiàn)問題，而對稱性檢查就是這種方法論的理想實踐之一。
?
從早期階段到 signoff 的過程中進行持續(xù)驗證，能夠獲得諸多益處：
?

及早發(fā)現(xiàn)違規(guī)問題：通過將對稱性檢查左移，設(shè)計人員可以在構(gòu)建布局的過程中發(fā)現(xiàn)對稱性違規(guī)。這使得調(diào)試速度更快，并有效減少設(shè)計迭代次數(shù)。

提高準確性：早期對稱性檢查能夠確保在設(shè)計過程中持續(xù)保持對稱性，進而在最終產(chǎn)品中實現(xiàn)更高的準確性和更好的性能。

提高效率：自動化對稱性檢查減少了手動檢查的需求，使設(shè)計人員能夠?qū)Ｗ⒂诟鼜?fù)雜的任務(wù)。自動化還能最小化人為錯誤的風(fēng)險，確保更一致的結(jié)果和更快的驗證周期。

?
這些益處疊加可以減少迭代次數(shù)、加速流片時間，并確保設(shè)計滿足市場需求。
?
在設(shè)計環(huán)境中自動化對稱性檢查
自動對稱性檢查解決方案使設(shè)計人員能夠直接在布局中設(shè)置對稱性約束，這些約束會隨著設(shè)計的推進自動進行驗證。實時標記違規(guī)，并即刻進行更正。自動化還使設(shè)計人員能夠為設(shè)計的不同部分定義自定義對稱性規(guī)則，確保布局符合每個模塊的具體要求。圖 3 展示了通過 Calibre RealTime 平臺實現(xiàn)的 Calibre 交互式對稱性檢查，用戶可以通過設(shè)計布局訪問該平臺。
?

圖 3： Calibre 交互式對稱性檢查解決方案完全自動化，并可通過 Calibre RealTime 集成到設(shè)計環(huán)境中。
（來源：西門子）
?

結(jié)論
對稱性對于實現(xiàn)高性能 IC 至關(guān)重要。通過將對稱性檢查左移到設(shè)計流程中，設(shè)計人員可以及早發(fā)現(xiàn)違規(guī)，簡化驗證過程，并降低成本高昂的設(shè)計迭代風(fēng)險。在設(shè)計環(huán)境中能夠直接訪問的自動化交互式對稱性檢查解決方案正在促成這一轉(zhuǎn)變，實現(xiàn)更快、更準確的 IC 設(shè)計對稱結(jié)構(gòu)驗證，進而幫助團隊設(shè)計高性能 IC，以滿足當今半導(dǎo)體行業(yè)所要求的嚴格性能和可靠性標準。
?