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• 基于FPGA的模數轉換器(ADC)或數模轉換器

  如果時鐘頻率為75MHz(1/4采樣頻率)并且有兩條可通過DDR對器件進行采樣的數據總線，則可非常輕松地執行恢復操作。這類ADC對輸入時序要求較為寬松。...

  770次閱讀 · 0評論 fpgaadcdac信號處理

• FPGA PCIE調試及DSP代碼的講解

  DSP存在PCIE_DATA 0x60000000~0x6FFFFFFF這段地址。在這段地址中寫數據會觸發outbound寫機制，在這段地址中讀數據會觸發outbound讀機制。...

  1829次閱讀 · 0評論 fpgaPCIe

• FPGA芯片結構介紹及工作原理解析

  由于FPGA需要被反復燒寫，它實現組合邏輯的基本結構不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復配置的結構。...

  1393次閱讀 · 0評論 fpgaasicsrameda

• 可編程邏輯器件的發展歷史，CPLD工作原理與簡介

  內嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（Soft Core）。現在越來越豐富的內嵌功能單元，使得單片FPGA成為了系統級的設計工具，使其具備了軟硬件聯合設計的能力，逐步向SOC平臺過渡。...

  4403次閱讀 · 0評論 fpgacpldRAMXilinx可編程邏輯

• FPGA設計硬件語言Verilog中的參數化

  FPGA 設計的硬件語言Verilog中的參數化有兩種關鍵詞：define 和 paramerter,參數化的主要目的是代碼易維護、易移植和可讀性好。...

  1114次閱讀 · 0評論 FPGA設計VerilogC語言

• Achronix Speedcore eFPGA IP性能介紹

  相對于FPGA+SoC的方案，集成了eFPGA的SoC或者ASIC將在功耗、單位成本、延遲和連接帶寬方面獲得巨大收益，其價值已經得到全球數十家頂級創新公司驗證。...

  619次閱讀 · 0評論 fpga集成電路adasAchronix
  

• 萊迪思推出Avant平臺，解鎖FPGA創新新高度

  如今的企業面臨著諸多挑戰：快速變化的技術環境、對互連和智能似乎無止盡的需求以及網絡邊緣數據的爆發式增長。系統設計人員和開發人員比以往任何時候都更需要高效靈活的處理解決方案來滿足這種加速的創新需求。...

  377次閱讀 · 0評論 fpga萊迪思

• 如何解決FPGA高速時序收斂問題

  隨著物聯網、機器人、無人機、可穿戴/植入設備等低功耗便攜式設備越來越普及，超低功耗SoC芯片技術也面臨著越來越大的挑戰。為了降低這些SoC芯片的功耗，人們提出了如上圖所示的各種技術。...

  1181次閱讀 · 0評論 fpga機器人物聯網同步器

• 關于FPGA的46個基本概念你都知道嗎

  DRAM ：動態隨機存儲器，必須不斷的重新的加強 (REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現每一個記憶單位處于何種狀態。...

  3483次閱讀 · 0評論 fpgaDRAM有源濾波器

• 關于FPGA上HBM 425GB/s內存帶寬的實測

  在FPGA上對傳統內存進行基準測試。先前的工作[20]，[22]，[23]，[47]試圖通過使用高級語言（例如OpenCL）在FPGA上對傳統存儲器（例如DDR3）進行基準測試。相反，我們在最先進的FPGA上對HBM進行基準測試。...

  1976次閱讀 · 0評論 fpgaDRAM存儲器

• 基于FPGA的將脈沖神經網絡(SNN)部署

  各神經元根據當前時間步內接受的脈沖累加計算新的膜電位，更新后需要判斷當前膜電位是否超過脈沖發放的閾值膜電位，如果沒有超過，則該神經元在本次時間步內不再執行任何計算;如果超過,神經元發放脈沖，并將膜電位恢復到靜息膜電位，同時設置神經元不應期。...

  1483次閱讀 · 0評論 fpga神經網絡

• FPGA對芯片有何影響 FPGA如何實現連接？

  FPGA是由電路編程的芯片，支持“仿真”該電路。這種仿真的運行速度比使用ASIC實現的實際電路運行速度慢--它的時鐘頻率更慢，使用更多的功率，但它可以每隔幾百毫秒重新編程一次。...

  1011次閱讀 · 0評論 fpga數據中心

• 基于FPGA的Sobel邊緣檢測工作原理

  Sobel 邊緣檢測的工作原理是檢測圖像在水平和垂直方向上的梯度變化。為此，將兩個卷積濾波器應用于原始圖像，然后組合這些卷積濾波器的結果以確定梯度的大小。...

  1681次閱讀 · 0評論 fpga邊緣檢測

• FPGA高速信號處理的片外靜態時序分析

  對于建立時間和保持時間本文就不再過多敘述，可參考【FPGA】幾種時序問題的常見解決方法-------3，可以說在數字高速信號處理中最基本的概念就是建立時間和保持時間，而我們要做的就是解決亞穩態問題和傳輸穩定問題。...

  504次閱讀 · 0評論 fpga高速信號處理

• 基于T35F324的FPGA開發板圖像采集顯示系統方案

  由于Trion的PLL是能輸出3個時鐘，因此將2個PLL都用上了，一個產生100MHz的系統時鐘，48/168M的LVDS慢/快時鐘，另一個PLL產生DDR的驅動時鐘400MHz，以及外部傳感器的驅動時鐘27MHz。...

  2116次閱讀 · 0評論 fpgaDDR

• 可編程邏輯器件有哪些？什么是同步邏輯和異步邏輯？

  在組合邏輯電路中，由于門電路的輸入信號經過的通路不盡相同，所產生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現象叫冒險。...

  2538次閱讀 · 0評論 可編程邏輯

• FPGA技術之Verilog語法基本概念

  Verilog HDL是一種用于數字系統設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。...

  3350次閱讀 · 0評論 fpgaVerilogVerilog HDL

• FPGA應用--易靈思Programming Mode的幾種配置模式

  實際項目中，SPI Active using JTAG Bridge是經常用到的模式，只需要將JTAG口引出了，通過JTAG對FLASH進行燒寫。...

  958次閱讀 · 0評論 fpga易靈思

• 創龍 TL6678ZH-EVM開發板案例解析

  TL6678ZH-EVM開發板基于TI KeyStone架構C6000系列TMS320C6678八核C66x定點/浮點DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設計。...

  1815次閱讀 · 0評論 fpga頻譜開發板

• 什么是門控時鐘？如何生成門控時鐘？

  由于門控時鐘邏輯具有一定的開銷，因此數據寬度過小不適合做clockgating。一般情況下，數據寬度大于8比特時建議采用門控時鐘。...

  3576次閱讀 · 0評論 IC設計門控時鐘
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