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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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SystemVerilog中的Semaphores

SystemVerilog中Semaphore（旗語）是一個多個進程之間同步的機制之一，這里需要同步的原因是這多個進程共享某些資源。

2022-12-12 標簽：cpu Verilog System 3749 0

FPGA入門篇：Verilog計數器

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2023-12-07 標簽：fpga Verilog Verilog HDL 3738 0

數字設計筆試Verilog手撕代碼—累加器

實現累加器的加法器例化的個數。按照原文大佬的設計方法，因為數據連續且加法器的延遲周期是2，使用使用一個實現累加，會有一半的數據丟失。

2023-06-02 標簽：寄存器 Verilog 加法器 3710 0

基于FPGA實現NVME控制器

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specifi...

2023-09-19 標簽：fpga 閃存控制器 3662 0

實際電路中延時分為哪兩種

傳輸延遲一般為輸入信號變化到對應輸出信號變化經過的時間，不會對輸入信號進行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標簽：硬件 Verilog 代碼 3660 0

基于FPGA的自適應閾值分割算法實現

在圖像預處理中經常會碰到圖像分割問題，把感興趣的目標從背景圖像中提取出來，而經常使用的是簡單的全局閾值分割配置，用一個固定常數作為二值分割閾值，從而得到...

2021-08-23 標簽：fpga FPGA設計算法 3653 0

FPGA之硬件語法篇：用Verilog代碼仿真與驗證數字硬件電路

大家都知道軟件設計使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設計使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點，...

2019-12-05 標簽：fpga 仿真 verilog 3621 0

Verilog：for循環的綜合實現

采用for循環語句，逐個bit位判斷是否為1，為1則累加，否則保持不變，最終輸出輸入信號中1的數量。

2023-10-09 標簽：Verilog for循環 3556 0

二十進制編碼器及Verilog HDL描述 Verilog HDL程序的基本結構及特點

節通過硬件描述語言Verilog HDL對二十進制編碼器的描述，介紹Verilog HDL程序的基本結構及特點。

2023-08-28 標簽：編碼器 Verilog HDL 3551 0

基于FPGA的并行ADC與DAC Verilog實現案例

轉換的依據是一個簡單的運算關系：“補碼的整數值”+“原碼絕對值的整數值”=2^B，B為位寬。比如帶符號數原碼1110的補碼為1010：1110取絕對值0...

2024-03-21 標簽：FPGA adc dac 3515 0

verilog語法-如何使用function提高效率？

function的作用返回一個數值，此數值由一串組合邏輯代碼計算得到。

2023-12-25 標簽：二進制 Verilog CRC校驗 3493 0

分頻電路設計和仿真

直接使用計數器實現，在計數一半時將時鐘翻轉即可。

2023-01-17 標簽：電路設計仿真 Verilog 3479 0

size()和$size這兩種方式有什么樣的區別呢？

在使用SystemVerilog或者UVM進行編碼的過程中，經常會用到數組（包括隊列等），經常需要對這些數組進行遍歷

2023-03-23 標簽：Verilog UVM 3475 0

Xilinx RapidIO核例子工程源碼分析

srio_quick_start模塊在頂層srio_example_top.v中例化，它與IP核的維護端口相連用來產成維護事務，維護事務在mainten...

2023-03-03 標簽：fpga 模塊 Xilinx 3472 0

SystemVerilog中的操作方法

SystemVerilog提供了幾個內置方法來支持數組搜索、排序等功能。

2022-10-31 標簽：Verilog System 數組 3462 0

在沒有綜合工具情況下，如何設計數字電路？

雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設計出數字電路呢...

2020-06-17 標簽：fpga Verilog 數字電路 3452 0

Verilog到VHDL轉換的經驗與技巧總結

Verilog與VHDL語法是互通且相互對應的，如何查看二者對同一硬件結構的描述，可以借助EDA工具，如Vivado，打開Vivado后它里面的語言模板...

2024-04-28 標簽：RAM Verilog eda 3449 0

cordic算法verilog實現（簡單版）

cordic算法verilog實現（簡單版）(轉載）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 標簽：verilog cordic 3404 0

門延遲類型介紹

前兩節中所介紹的門級電路都是沒有延遲的，實際門級電路都是有延遲的。

2023-03-30 標簽：仿真信號 Verilog 3390 0

奇偶校驗器的設計方法和特點

奇偶校驗是一種簡單、實現代價小的檢錯方式，常用在數據傳輸過程中。對于一組并行傳輸的數據（通常為8比特），可以計算岀它們的奇偶校驗位并與其一起傳輸。接收端...

2023-09-05 標簽：Verilog 計數器奇偶校驗器 3386 0

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