UVM中uvm_config_db機(jī)制背后的大功臣

本次講一下UVM中的uvm_config_db，在UVM中提供了一個(gè)內(nèi)部數(shù)據(jù)庫，可以在其中存儲給定名稱下的值，之后可以由其它TB組件去檢索。

2023-06-20 標(biāo)簽：UVMDUT 1858 0

ASIC芯片設(shè)計(jì)之UVM驗(yàn)證

百度百科對UVM的釋義如下：通用驗(yàn)證方法學(xué)（Universal Verification Methodology, UVM）是一個(gè)以SystemVeri...

2022-11-30 標(biāo)簽：asicUVM 1854 0

DUT 和 testbench 連接教程

我們知道，不論是哪一級的驗(yàn)證，最終都是通過 pin 連接到 DUT 上向其施加激勵，**對于 UVM 驗(yàn)證平臺中，使用虛接口來實(shí)現(xiàn) DUT 和驗(yàn)證平臺的通信

2023-03-21 標(biāo)簽：UVMPINDUT 1808 0

怎么用腳本產(chǎn)生一個(gè)驗(yàn)證環(huán)境

之前有朋友問我怎么用腳本產(chǎn)生一個(gè)驗(yàn)證環(huán)境，這個(gè)問題今天和大家介紹下兩種做法。

2022-08-11 標(biāo)簽：編碼UVM腳本 1796 0

為什么需要使用virtual，不用可不可以？

在UVM或者SV中，經(jīng)常會碰到被virtual修飾的 class、sequence、sequencer、interface、function，不

2023-06-16 標(biāo)簽：UVMModulesequence 1719 0

UVM中類的例化用new還是create

UVM中類的例化用new和create有什么不同？什么時(shí)候可以用new？什么時(shí)候該用create？ new是OOP自帶屬性，create是UVM ...

2023-03-21 標(biāo)簽：UVMOOP 1714 0

UVM驗(yàn)證平臺頂層有什么作用

因?yàn)镈UT是一個(gè)靜態(tài)的內(nèi)容，所以testbench理應(yīng)也是靜態(tài)的，其作為uvm驗(yàn)證環(huán)境和DUT的全局根結(jié)點(diǎn)。

2023-03-21 標(biāo)簽：時(shí)鐘UVMDUT 1645 1

SystemVerilog中線程常用的精細(xì)化控制方法

在計(jì)算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個(gè)執(zhí)行單元，是比進(jìn)程還要小的獨(dú)立運(yùn)行的基本單...

2023-03-27 標(biāo)簽：計(jì)算機(jī)VerilogUVM 1637 0

SystemVerilog中class是什么意思

class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基礎(chǔ)，而OOP可以讓你創(chuàng)建更高抽象級別的驗(yàn)證環(huán)境(如UVM)。

2022-11-14 標(biāo)簽：UVMOOPVerilog語言 1629 0

Easier UVM Code Generator Part 4:生成層次化的驗(yàn)證環(huán)境

本文使用Easier UVM Code Generator生成包含多個(gè)agent和interface的uvm驗(yàn)證環(huán)境。

2023-06-06 標(biāo)簽：UVM生成器CLK 1566 0