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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。
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在數字信號的傳輸過程中，有時需要從一組輸入數據中選出某一個來，比如輸入有 “A、B、C、D” 四個數據，那么我們想要哪個字母輸出，就可以設置哪個字母輸出
通過使用流量生成器創建示例設計，運行綜合和實現以及查看摘要報告（利用率，功率等），了解如何運行內存接口生成器（MIG）GUI以生成RTL和約束文件
通過按鍵檢測實驗，檢測開發板的按鍵功能是否正常，了解硬件描述語言和FPGA的具體關系，學習PDS View RTL Schematic的使用。
DFF的CK（時鐘）、Ｄ（數據）、RN（復位）、SN（置位）就是這個“邏輯塊”的終點，它們的輸入都是一個組合邏輯。
相對于RTL仿真，門級仿真占用的計算資源雖然很多，但是在靜態時序檢查（STA）工具普遍應用之前，帶時序的動態門級仿真幾乎可以說是唯一的timing si...
在芯片設計的中間和最后階段，比如綜合、DFT、APR、ECO等階段，常常要檢查設計的一致性。也叫邏輯等價性檢查（Logic Equivalence Ch...
Vivado在前一段時間更新了2023.2版本，經過一段時間的使用這個版本還是很絲滑的，用起來挺舒服。
使用Vivado Block Design設計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設計的自定義 RTL 文件無法快速的添加...
在數字系統中，總是需要對一些數據進行比較，比較兩個數值甚至多個數值的大小，然后進行排序，于是，數值比較器（Comparator）的邏輯電路便應運而生。
引言 硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應于硬件實現，不同的代碼風格...
我們將分析 lint目標運行期間產生的違規行為。我們可以使用 SpyGlass GUI 中的各種調試工具來了解違規
cocotb中的基礎語法與SystemVerilog中的常用語法對照總結
對于信號的讀取，我們在SystemVerilog中，可以直接讀取信號值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號值。
VCS的仿真選項分編譯（compile-time）選項和運行（run-time）選項。編譯選項用于RTL/TB的編譯，一遍是編譯了就定了，不能在仿真中更...
RTL頂層自動連線的秘密武器：Emacs verilog-mode介紹
Verilog-mode.el 是用于 Emacs 的非常流行的免費 Verilog 模式，它提供上下文相關的突出顯示、自動縮進，并提供宏擴展功能以大大...
XILINX推出All Programmable抽象化計劃，加快開發速度達15倍
Xilinx 宣布啟動一項將軟件、模型、平臺和基于 IP 的設計環境融為一體的抽象化計劃，致力于讓系統、軟件和硬件開發人員可以直接使用 All Prog...
剛開始玩CPLD/FPGA開發板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜...
在FPGA調試過程中，經常遇到這樣的情況：出現BUG時，想采用仿真環境把FPGA調試中遇到的BUG給重現出來，但無論怎樣改變仿真環境中的激勵，都無法重現...
在使用VCS進行仿真時，工程師們常常會面對一個極為重要且充滿挑戰的問題——X態傳播行為。
AMD Versal AI Edge自適應計算加速平臺之PL LED實驗（3）
對于Versal來說PL（FPGA）開發是至關重要的，這也是Versal比其他ARM的有優勢的地方，可以定制化很多ARM端的外設
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