AXI DMA詳解與應(yīng)用篇

DMA是一種內(nèi)存訪問技術(shù)，允許某些計算機內(nèi)部的硬件子系統(tǒng)可以獨立的直接讀寫內(nèi)存，而不需要CPU介入處理，從而不需要CPU的大量中斷負載，否則，CPU需要...

2023-08-10 標簽：處理器DDRFIFO存儲 9850 0

詳細講解一下不同的LabVIEW多線程同步機制

舉個例子：有A、B、C三個線程在并發(fā)執(zhí)行。A線程修改了變量V的值，期望線程C能夠讀取到最新的值。B線程卻在C線程讀取變量V的值之前修改了V的值。這種情況...

2023-08-03 標簽：labview緩沖器模擬器 9562 0

FIFO相關(guān)信號及空滿狀態(tài)的原理說明

FIFO（First In First Out）是異步數(shù)據(jù)傳輸時經(jīng)常使用的存儲器。該存儲器的特點是數(shù)據(jù)先進先出（后進后出）。

2023-05-29 標簽：存儲器RAM狀態(tài)機 8895 0

一文解讀SCI通信的相關(guān)內(nèi)容

SCI：串行通信接口，串行通信技術(shù)的一種總稱；

2023-11-08 標簽：串行通信上位機異步收發(fā)器 7318 0

SD卡是什么意思 SD卡普通模式操作實例

SD卡（Secure Digital Memory Card）即：安全數(shù)字內(nèi)存卡，它是在MMC的基礎(chǔ)上發(fā)展而來，是一種基于半導體快閃記憶器的新一代記憶設(shè)...

2023-07-28 標簽：控制器嵌入式系統(tǒng)適配器 7212 0

在Vivado中使用邏輯分析儀ILA的過程

FPGA綜合出來的電路都在芯片內(nèi)部，基本上是沒法用示波器或者邏輯分析儀器去測量信號的，所以xilinx等廠家就發(fā)明了內(nèi)置的邏輯分析儀。

2023-06-29 標簽：示波器D觸發(fā)器邏輯分析儀 6515 0

串口通訊時序詳解

如上圖所示，串口時序由起始位、數(shù)據(jù)位、校驗位、停止位組成。

2023-09-12 標簽：數(shù)據(jù)傳輸接收機串口通訊 6319 0

處理跨時鐘域（CDC）信號同步的最常見方法

跨時鐘域( **Clock Domain Crossing，CDC** )通俗地講，就是 **模塊之間數(shù)據(jù)交互時用的不是同一個時鐘進行驅(qū)動** ，如下圖...

2023-09-20 標簽：觸發(fā)器同步器FIFO存儲 5245 0

FIFO的結(jié)構(gòu)與深度計算介紹

在IC設(shè)計中，模塊與模塊之間的通信設(shè)計中，多時鐘的情況已經(jīng)不可避免；數(shù)據(jù)在不同時鐘域之間的傳輸很容易引起亞穩(wěn)態(tài)；異步FIFO就是一種簡單、快捷的解決方案。

2023-06-27 標簽：單片機IC設(shè)計FIFO存儲 4995 0

FIFO使用及其各條件仿真介紹

FIFO（First In First Out ）先入先出存儲器，在FPG設(shè)計中常用于跨時鐘域的處理，F(xiàn)IFO可簡單分為同步FIFO和異步FIFO。

2023-04-25 標簽：FPGA設(shè)計存儲器FIFO存儲 4879 0

RTOS中Queue的工作原理

Queue即消息隊列是通過RTOS內(nèi)核提供的一種服務(wù)。它是一種線程間同步數(shù)據(jù)的安全方法。

2023-07-25 標簽：CMSISRTOSFreeRTOS 4395 0

如何實現(xiàn)串口數(shù)據(jù)的接收呢？

UART接收數(shù)據(jù)部分是接收另一個串口設(shè)備發(fā)送的數(shù)據(jù)，緩存到接收FIFO中。FIFO快要寫滿時，產(chǎn)生中斷通知CPU拿取數(shù)據(jù)，實現(xiàn)串口數(shù)據(jù)的接收。

2023-06-05 標簽：狀態(tài)機FIFO存儲UART接口 4262 0

關(guān)于同步FIFO和異步FIFO的基礎(chǔ)知識總結(jié)

FIFO是一種先進先出數(shù)據(jù)緩存器，它與普通存儲器的區(qū)別是沒有外部讀寫地址線，使用起來非常簡單，缺點是只能順序讀寫，而不能隨機讀寫。

2024-04-09 標簽：數(shù)據(jù)傳輸EDA工具二進制 3977 0

Xilinx FPGA AXI4總線（二）用實例介紹5個讀寫通道

AXI4協(xié)議是一個點對點的主從接口協(xié)議，數(shù)據(jù)可以同時在主機（Master）和從機（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。

2023-06-21 標簽：FPGA設(shè)計FIFO存儲BRAM 3910 0

UART系統(tǒng)配置步驟詳解

CPU通過掛載到APB總線上的UART模塊，實現(xiàn)其與外部設(shè)備的串行通信。系統(tǒng)配置部分將實現(xiàn)UART模塊與CPU的通信，APB總線的讀寫和模塊的功能配置，...

2023-06-05 標簽：觸發(fā)器FIFO存儲UART接口 3714 0

用Verilog在FPGA上實現(xiàn)低通濾波器

在本文中，我們將簡要介紹不同類型的濾波器，然后學習如何實現(xiàn)移動平均濾波器并使用CIC架構(gòu)對其進行優(yōu)化。

2023-10-02 標簽：FPGA設(shè)計低通濾波器加法器 3636 0

FPGA純verilog代碼實現(xiàn)圖像縮放

本設(shè)計將常用的雙線性插值和鄰域插值算法融合為一個代碼中，通過輸入?yún)?shù)選擇某一種算法

2023-06-06 標簽：FPGA設(shè)計RAMRGB 3210 0

如何根據(jù)UART傳輸協(xié)議將數(shù)據(jù)發(fā)送出去呢？

和接收部分相反，UART發(fā)送數(shù)據(jù)部分是CPU將需要發(fā)送的數(shù)據(jù)寫到發(fā)送數(shù)據(jù)寄存器（TX_DATA），發(fā)送模塊進行數(shù)據(jù)的發(fā)送。

2023-06-05 標簽：arm寄存器有限狀態(tài)機 3199 0

異步時鐘的同步處理

在異步系統(tǒng)中，由于數(shù)據(jù)和時鐘的關(guān)系不是固定的，因此會出現(xiàn)違反建立和保持時間的現(xiàn)象。

2023-06-05 標簽：RAM觸發(fā)器FIFO存儲 3094 0