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分析AES算法原理，構(gòu)建基于FPGA的硬件實(shí)現(xiàn)框架，描述數(shù)據(jù)加解密單元和密鑰擴(kuò)展單元的工作機(jī)制和硬件結(jié)構(gòu)，引入核心運(yùn)算模塊復(fù)用的設(shè)計(jì)思想，在不影響系統(tǒng)效率的前提下降低芯片資源的使用率，并對(duì)該系統(tǒng)結(jié)構(gòu)進(jìn)行了芯片級(jí)的驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，在38 MHz工作頻率下，該系統(tǒng)的處理速度為405 Mb/s。
關(guān)鍵詞：高級(jí)加密標(biāo)準(zhǔn)；分組密碼；加密
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