描述

什么是仲裁員？

仲裁器是硬件設(shè)計(jì)中非常常用的塊。

我想我可以在家里找到仲裁者的最好例子。當(dāng)我的兩個(gè)孩子十幾歲時(shí)，我只有一輛車。在周五和周六晚上，通常會(huì)因?yàn)檎l可以使用汽車而發(fā)生沖突。通常，由我來決定（仲裁者）誰得到了這輛車。這不是一件容易的事。（我仍然只有一輛車，正好我的孩子都不是十幾歲了，贊美主，他們有自己的車）。

硬件板沒有什么不同。至少在兩種情況下，多個(gè)用戶“需要”共享（且有價(jià)值且昂貴）的資源：

• 公共內(nèi)存：在處理器和 FPGA 之間共享快速內(nèi)存（即 DDR）的電路板是很常見的。顯然，記憶不能同時(shí)回答兩個(gè)高手。處理器和 FPGA 向仲裁器請求訪問內(nèi)存的權(quán)限。即使它以非常高的速度同時(shí)完成，對于我們的感知，實(shí)際上，F(xiàn)PGA 和處理器必須輪流擁有內(nèi)存。注意：這只是一個(gè)簡單的示例，因?yàn)檫€有許多其他應(yīng)用程序甚至超過兩個(gè)“智能”設(shè)備（處理器、DSP、GPU、FPGA、ASIC）輪流訪問公共內(nèi)存。
• 公共總線：很多時(shí)候多個(gè)主機(jī)（和從機(jī)）通過公共總線進(jìn)行通信。從電氣角度來說，總線非常簡單。它只不過是一組銅連接或電線（有時(shí)帶有總線驅(qū)動(dòng)器）。但是總線所有權(quán)很重要，因?yàn)閮蓚€(gè)主機(jī)不可能同時(shí)擁有總線（多主機(jī)總線的示例：I2C、PCI）。如果兩個(gè)主機(jī)試圖同時(shí)“交談”，就會(huì)發(fā)生沖突，總線上的數(shù)據(jù)就會(huì)被破壞。

仲裁者是硬件的一部分，它決定誰可以在任何給定時(shí)間使用公共的、有價(jià)值的資源。然而，與足球仲裁器不同的是，VHDL 仲裁器永遠(yuǎn)不會(huì)將其中一個(gè)設(shè)備從“游戲”中移除（好吧......幾乎永遠(yuǎn)不會(huì)。在某些情況下，硬件仲裁器會(huì)決定一個(gè)設(shè)備表現(xiàn)不佳并決定將其從“游戲”中移除一個(gè)例子是可插拔卡訪問公共總線，可以在關(guān)鍵時(shí)刻拔掉，如果仲裁器沒有識(shí)別出故障，總線可能會(huì)卡在 - 現(xiàn)在丟失的 - 設(shè)備上）。

仲裁器從其客戶端接收兩種類型的信號：

• 請求：由想要擁有公共資源的每個(gè)設(shè)備聲明。可以同時(shí)斷言許多請求信號，就像許多設(shè)備請求擁有公共資源的許可一樣。另一方面，可以只有一個(gè)，甚至沒有斷言的請求信號。后者是在特定時(shí)刻沒有人需要共享資源的情況。
• Grant：由仲裁器斷言，每個(gè)master有一個(gè)grant信號。通常，在任何給定時(shí)間都只會(huì)斷言一個(gè)授權(quán)信號。

第一次實(shí)現(xiàn) - 固定大小，固定優(yōu)先級

我們將分析的第一個(gè)仲裁器具有三個(gè)請求輸入和三個(gè)授權(quán)輸出。它也有一個(gè)固定的主人優(yōu)先權(quán)。master 編號越低，其優(yōu)先級越高。該塊也有忙信號。總線仲裁僅在其處于非活動(dòng)狀態(tài)時(shí)進(jìn)行。如果總線已經(jīng)被授權(quán)給代理，即使更高優(yōu)先級的主機(jī)請求總線，當(dāng)前事務(wù)也必須在仲裁器將總線授權(quán)給另一個(gè)主機(jī)之前完成。

生成授權(quán)信號的邏輯（在進(jìn)程arbiter_pr上）非常簡單。如果第一個(gè)主控（主控 0）斷言請求，則它被授予授權(quán)。只有當(dāng)主控 1 請求總線而主控 0 不請求總線時(shí)，它才會(huì)獲得授權(quán)。只有當(dāng)主控 2 請求總線并且主控 0 和主控 1 都沒有請求總線時(shí)，它才會(huì)被授予授權(quán)。

gnt信號只有在總線不忙時(shí)才會(huì)改變。進(jìn)程busy_pr和相關(guān)邏輯檢測忙信號的下降沿。在 busy 變?yōu)榈碗娖胶螅惺跈?quán)信號都被取消斷言一個(gè)時(shí)鐘，然后選擇下一個(gè)總線主機(jī)的邏輯被激活。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity arbiter is
  port (
    clk  : in  std_logic;
    rst  : in  std_logic;

    -- inputs
    req  : in  std_logic_vector(2 downto 0);
    busy : in  std_logic;

    -- outputs
    gnt  : out std_logic_vector(2 downto 0)
  );
end arbiter;

architecture rtl of arbiter is
  signal busy_d : std_logic := '0';
  signal busy_fe : std_logic;

begin
  busy_pr : process (clk)
  begin
    if (rising_edge(clk)) then
      busy_d <= busy;
    end if;
  end process busy_pr;

  -- Falling edge of busy signal
  busy_fe <= '1' when busy = '0' and busy_d = '1' else '0';

  arbiter_pr : process (clk, rst)
  begin
    if (rst = '1') then
      gnt <= (others => '0');
    elsif (rising_edge(clk)) then
      if (busy_fe = '1') then
        gnt <= (others => '0');
      elsif (busy = '0') then
        gnt(0) <= req(0);
        gnt(1) <= req(1) and not req(0);
        gnt(2) <= req(2) and not (req(0) or req(1));
      end if;
    end if;
  end process arbiter_pr;

end rtl;

gnt信號只有在總線不忙時(shí)才會(huì)改變。進(jìn)程busy_pr和相關(guān)邏輯檢測忙信號的下降沿。在 busy 變?yōu)榈碗娖胶螅惺跈?quán)信號都被取消斷言一個(gè)時(shí)鐘，然后選擇下一個(gè)總線主機(jī)的邏輯被激活。

?

復(fù)位釋放后，沒有未完成的請求，因此仲裁器也不會(huì)斷言任何授權(quán)信號。稍后在模擬中，多個(gè)主機(jī)請求仲裁器的許可（請求已斷言）并根據(jù)其優(yōu)先級獲得授權(quán)。

在 300 到 400ns 之間，主機(jī)“1”斷言其請求信號。兩個(gè)時(shí)鐘周期后，來自主機(jī)“0”的請求被置位。因此，即使 master '0' 稍后到達(dá)，當(dāng)仲裁器可以自由分配總線時(shí)，它也會(huì)將其分配給 master '0'。

請注意，在gnt信號之間始終有一個(gè)“休息”時(shí)鐘。每個(gè)主機(jī)使用總線四個(gè)時(shí)鐘并放棄總線（這可以在忙信號的持續(xù)時(shí)間內(nèi)看到）。

稍后，主機(jī)“2”和“0”都請求總線，正如預(yù)期的那樣，總線被授予主機(jī)“0”。

GitHub 上提供了仲裁器“簡單實(shí)現(xiàn)”、測試平臺(tái)和 Modelsim 文件的 VHDL 源代碼

第二種實(shí)現(xiàn)——可變大小，固定優(yōu)先級

上述仲裁器的邏輯是固定大小的。通過一些更改，并通過使用不受約束的端口（查看req和gnt端口），我們可以制作一個(gè)通用仲裁器，其大小可以在實(shí)現(xiàn)時(shí)決定。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity arbiter_unc is
  port (
    clk  : in  std_logic;
    rst  : in  std_logic;

    -- inputs
    req  : in  std_logic_vector;
    busy : in  std_logic;

    -- outputs
    gnt  : out std_logic_vector
  );
end arbiter_unc;

architecture rtl of arbiter_unc is
  signal busy_d : std_logic;
  signal busy_fe : std_logic;

begin
  busy_pr : process (clk)
  begin
    if (rising_edge(clk)) then
      busy_d <= busy;
    end if;
  end process busy_pr;

  -- Falling edge of busy signal
  busy_fe <= '1' when busy = '0' and busy_d = '1' else '0';

  arbiter_pr : process (clk)
    variable prio_req : std_logic;
  begin
    if (rising_edge(clk)) then
      if (rst = '1') then
        gnt <= (others => '0');
      else  
        if (busy_fe = '1') then
          gnt <= (others => '0');
        elsif (busy = '0') then
          gnt(0) <= req(0);
          for I in 1 to req'left - 1 loop
            prio_req := '0';
            for J in 1 to I loop
              prio_req := prio_req or req(J - 1);
            end loop;
            gnt(I) <= req(I) and not prio_req;
          end loop;
        end if;
      end if;
    end if;  
  end process arbiter_pr;

end rtl;

可變大小仲裁器的 Vivado 仿真，實(shí)例化為 size = 4

?

?

兩個(gè)代理的固定優(yōu)先級仲裁器

?

?

三個(gè)代理的固定優(yōu)先級仲裁器

?

?

四個(gè)代理的固定優(yōu)先級仲裁器

?

?

RTL 表示顯示了處理越來越多的端口所需的組合復(fù)雜性不斷增加，并且是使用 Quartus Prime 15.1 生成的。請注意，某些塊（如輸出 FF）不是單個(gè)而是堆疊的原始實(shí)例化。如前所述，如果多個(gè)主機(jī)請求總線，則編號最小的主機(jī)將獲得gnt（回想一下，在任何給定時(shí)間只有一個(gè)主機(jī)應(yīng)接收gnt）。這個(gè)仲裁器有一個(gè)固定的優(yōu)先級。雖然在某些應(yīng)用程序中可以使用這樣的仲裁器，但最常見的仲裁器類型沒有固定的優(yōu)先級。我將在以后的文章中討論更復(fù)雜的仲裁器（循環(huán)法）。

建議練習(xí)

• 如前所述，這個(gè)簡單的仲裁器具有固定的優(yōu)先級。如果多個(gè)主控?cái)嘌运鼈兊恼埱笮盘枺瑒t編號最小的主控器被賦予gnt。設(shè)計(jì)一個(gè)固定優(yōu)先級的主機(jī)，其中編號最高的主機(jī)具有最高優(yōu)先級。
• 在這個(gè)仲裁器中，只要一個(gè)主機(jī)請求總線，總線就被授予它。添加超時(shí)邏輯。如果一個(gè)主機(jī)斷言req超過 10 個(gè)時(shí)鐘周期，如果其他請求未完成，則取消斷言對該主機(jī)的授權(quán)信號。
• 一些仲裁者具有公園功能。Park 的意思是，如果沒有未完成的請求，gnt信號將發(fā)送給最后一個(gè)接收到它的主機(jī)。在另一個(gè)版本中，如果沒有主機(jī)斷言req，則gnt信號被分配給“默認(rèn)主機(jī)”。為這兩個(gè)選項(xiàng)中的每一個(gè)選項(xiàng)設(shè)計(jì)代碼。

GitHub 上提供了仲裁器“無約束實(shí)現(xiàn)”、測試平臺(tái)和 Modelsim 文件的 VHDL 源代碼

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