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使用集成降壓直流/直流模塊實現(xiàn)低 EMI 的高密度、高效電源轉(zhuǎn)換

2416104 2022-11-24 | pdf | 279.52KB | 次下載 | 免費

資料介紹

隨著電子設(shè)備集成度和數(shù)量的增加，設(shè)計人員一直面臨著提高效率同時降低成本、尺寸和電磁干擾 (EMI) 的壓力。雖然電源的功率密度和效率有所提高，但設(shè)計人員現(xiàn)在還面臨著為異構(gòu)處理架構(gòu)開發(fā)多軌電源解決方案的挑戰(zhàn)，這些架構(gòu)可能混合了 ASIC、DSP、FPGA 和微控制器。隨著電子設(shè)備集成度和數(shù)量的增加，設(shè)計人員一直面臨著提高效率同時降低成本、尺寸和電磁干擾 (EMI) 的壓力。雖然電源的功率密度和效率有所提高，但設(shè)計人員現(xiàn)在還面臨著為異構(gòu)處理架構(gòu)開發(fā)多軌電源解決方案的挑戰(zhàn)，這些架構(gòu)可能混合了 ASIC、DSP、FPGA 和微控制器。降壓 DC/DC 轉(zhuǎn)換器傳統(tǒng)上用于為此類架構(gòu)供電，但隨著電源軌數(shù)量的增加，使用帶有控制 IC 和內(nèi)部或外部功率 MOSFET 以及外部電感器的傳統(tǒng)分立式降壓 DC/DC 轉(zhuǎn)換器和電容器——可能既復(fù)雜又耗時。相反，設(shè)計人員可以使用具有多軌和可編程時序的獨立降壓 DC/DC 轉(zhuǎn)換器模塊，以更好地控制 EMI、產(chǎn)生的熱量更少和占用空間更小。降壓 DC/DC 轉(zhuǎn)換器傳統(tǒng)上用于為此類架構(gòu)供電，但隨著電源軌數(shù)量的增加，使用帶有控制 IC 和內(nèi)部或外部功率 MOSFET 以及外部電感器的傳統(tǒng)分立式降壓 DC/DC 轉(zhuǎn)換器和電容器——可能既復(fù)雜又耗時。相反，設(shè)計人員可以使用具有多軌和可編程時序的獨立降壓 DC/DC 轉(zhuǎn)換器模塊，以更好地控制 EMI、產(chǎn)生的熱量更少和占用空間更小。在介紹獨立降壓 DC/DC 模塊的概念之前，本文將回顧嵌入式設(shè)計的電源系統(tǒng)需求，并討論各種方法以及設(shè)計人員需要考慮的事項。然后，它將使用來自在介紹獨立降壓 DC/DC 模塊的概念之前，本文將回顧嵌入式設(shè)計的電源系統(tǒng)需求，并討論各種方法以及設(shè)計人員需要考慮的事項。然后，它將使用來自Monolithic Power SystemsMonolithic Power Systems的示例設(shè)備來簡要回顧設(shè)計人員需要牢記的設(shè)計和布局注意事項，以最大限度地發(fā)揮這些模塊的性能優(yōu)勢。的示例設(shè)備來簡要回顧設(shè)計人員需要牢記的設(shè)計和布局注意事項，以最大限度地發(fā)揮這些模塊的性能優(yōu)勢。為什么嵌入式系統(tǒng)需要很多電源軌為什么嵌入式系統(tǒng)需要很多電源軌5G 基站等嵌入式設(shè)計旨在支持智能手機和智能連接設(shè)備在家庭和工業(yè)自動化、自動駕駛汽車、醫(yī)療保健和智能可穿戴設(shè)備等應(yīng)用中不斷增長的數(shù)據(jù)量需求。此類基站通常使用 48 伏輸入電源，由 DC/DC 轉(zhuǎn)換器降壓至 24 伏或 12 伏，然后進一步降壓至從 3.3 伏到小于 1 伏的許多子軌，為 ASIC、FPGA 供電、DSP 等器件在基帶處理階段。通常，電源軌需要對啟動和關(guān)閉進行排序，這進一步增加了設(shè)計人員電源系統(tǒng)的復(fù)雜性。5G 基站等嵌入式設(shè)計旨在支持智能手機和智能連接設(shè)備在家庭和工業(yè)自動化、自動駕駛汽車、醫(yī)療保健和智能可穿戴設(shè)備等應(yīng)用中不斷增長的數(shù)據(jù)量需求。此類基站通常使用 48 伏輸入電源，由 DC/DC 轉(zhuǎn)換器降壓至 24 伏或 12 伏，然后進一步降壓至從 3.3 伏到小于 1 伏的許多子軌，為 ASIC、FPGA 供電、DSP 等器件在基帶處理階段。通常，電源軌需要對啟動和關(guān)閉進行排序，這進一步增加了設(shè)計人員電源系統(tǒng)的復(fù)雜性。以5G基站為例，單靠傳統(tǒng)CPU已經(jīng)無法滿足處理需求。但是，將加速卡與 FPGA 結(jié)合使用具有系統(tǒng)可重構(gòu)性、靈活性、開發(fā)周期短、高度并行計算和低延遲等優(yōu)點。但 FPGA 電源的可用空間正在縮小，電源軌性能要求也很復(fù)雜（圖 1）：以5G基站為例，單靠傳統(tǒng)CPU已經(jīng)無法滿足處理需求。但是，將加速卡與 FPGA 結(jié)合使用具有系統(tǒng)可重構(gòu)性、靈活性、開發(fā)周期短、高度并行計算和低延遲等優(yōu)點。但 FPGA 電源的可用空間正在縮小，電源軌性能要求也很復(fù)雜（圖 1）：輸出電壓偏移：電壓軌的輸出電壓偏差必須小于±3%，設(shè)計時應(yīng)留有足夠的余量。通過優(yōu)化控制回路來增加帶寬并確保其穩(wěn)定性，應(yīng)謹慎應(yīng)用和設(shè)計去耦電容器。輸出電壓偏移：電壓軌的輸出電壓偏差必須小于±3%，設(shè)計時應(yīng)留有足夠的余量。通過優(yōu)化控制回路來增加帶寬并確保其穩(wěn)定性，應(yīng)謹慎應(yīng)用和設(shè)計去耦電容器。單調(diào)啟動：所有電壓軌的啟動必須單調(diào)上升，設(shè)計應(yīng)防止輸出電壓回到其啟動值。單調(diào)啟動：所有電壓軌的啟動必須單調(diào)上升，設(shè)計應(yīng)防止輸出電壓回到其啟動值。輸出電壓紋波：在穩(wěn)態(tài)運行中，所有電壓軌（模擬電壓軌除外）的輸出電壓紋波不得超過 10 毫伏 (mV)。輸出電壓紋波：在穩(wěn)態(tài)運行中，所有電壓軌（模擬電壓軌除外）的輸出電壓紋波不得超過 10 毫伏 (mV)。