本章第一節(jié)將大體介紹一下感性意義上的UVM，這里不會(huì)講的很詳細(xì)，因?yàn)殛P(guān)于UVM的歷史在網(wǎng)上已經(jīng)有太多的資料第二節(jié)講述驗(yàn)證平臺(tái)的組成，這里也只是介紹一個(gè)輪廓。第三節(jié)開始則會(huì)教我們一步一步搭建一個(gè)UVM驗(yàn)證平臺(tái)。或許有人會(huì)說這種方式會(huì)不會(huì)是太激進(jìn)了，畢竟前一節(jié)還在教大家什么是UVM，后一節(jié)就開始嘗試著一個(gè)能夠運(yùn)行起來的UVM驗(yàn)證平臺(tái)。我自己最開始學(xué)習(xí)UVM是從 ovm cookbook開始的，那個(gè)時(shí)候，當(dāng)我把那本書看完的時(shí)候，都沒有搞明白一個(gè)正常的 testbench應(yīng)該怎么寫法。其各章節(jié)之間各自為政，同時(shí)到最后也沒有一章完整的把所講述的東西給整合起來。這種感覺讓我在最開始學(xué)習(xí)的時(shí)候感覺相當(dāng)?shù)碾y受。基于這一點(diǎn)，本書采取與 ovm cookbook完全相反的策略，最開始的時(shí)候就給出一驗(yàn)證平臺(tái)，之后的章節(jié)詳細(xì)講解驗(yàn)證平臺(tái)的各個(gè)部分。讀者可以與 ovm cookbook對(duì)照著來看在傳統(tǒng)的程序語言的教材中，第一章要講述的肯定是 hello world程序。因?yàn)?helloworld可以讓開發(fā)讓人員第一次真真切切的感受到自己的存在，當(dāng)看到電腦按照自己的要求輸出了東西的時(shí)候，那種喜悅感與成就感是無與倫比的。采用這種貌似“激進(jìn)”的方式，在本章結(jié)束的時(shí)候，讀者就可以自己搭建起個(gè)簡單的驗(yàn)證平臺(tái)了，這個(gè)平臺(tái)雖小，不過五臟俱全，基于這個(gè)平臺(tái)，后面章節(jié)講述到的所有的內(nèi)容都可以實(shí)驗(yàn)當(dāng)然了，在本章描述的時(shí)候，會(huì)有很多地方讓人非常不理解。先不要著急，把不會(huì)的地方默默記著，后面會(huì)一點(diǎn)一點(diǎn)的展開。本節(jié)最后一小節(jié)將會(huì)講述UVM的執(zhí)行流程。這一點(diǎn)對(duì)于那些好奇心極其濃的人來說，是極其必要的。但是同樣的，如果你的好奇心不是那么濃，其實(shí)這一節(jié)完全可以不用看。我知道的一個(gè)OVM的用戶，在使用OVM一兩年之后，參與了多個(gè)項(xiàng)目的驗(yàn)證工作，但是當(dāng)問到他驗(yàn)證整臺(tái)的執(zhí)行流程時(shí)，他不甚明了。不過這并不妨礙他成為一個(gè)合格的驗(yàn)證人員。

　　1.1.什么是UVM是 Universal Verification Methodology的縮寫，即通用驗(yàn)證方法學(xué)。它起源于OVM（ Open Verification Methdology），是由 Cadence， Mentor和 Synopsys聯(lián)合推出的新一代的驗(yàn)證方法學(xué)。在2010年5月，UVM曾經(jīng)出過一個(gè)EA（ early adoption）版本，這個(gè)版本里，只是單純的把OVWM中所有的類的前綴由OVM改為了UVM其它幾乎沒有任何變動(dòng)。從這里可以看出UVM與OVM的深厚淵源。UVM的第個(gè)正式版本1.0是在2011年2月發(fā)布的，而截止到本書寫作完成時(shí)（2011年12月）的最新版1.1版則是在2011年6月發(fā)布的

　　UVM主要用于驗(yàn)證數(shù)字邏輯電路的正確性。何謂驗(yàn)證？在數(shù)字電路的設(shè)計(jì)流程中，最開始的時(shí)候會(huì)定義需求，把需求細(xì)化成為特性列表（ feature list，之后設(shè)計(jì)人員利用 verilog或者 systemverilog把特性列表翻譯成為RTL代碼。在翻譯的過程中由于各種各樣的原因，如設(shè)計(jì)人員自身對(duì)于 feature list的理解不清，設(shè)計(jì)人員不小心遺漏了某種情況，這樣翻譯后的RTL代碼就不能完全的反映 feature list.驗(yàn)證的含義就是把 feature list和RTL代碼比對(duì)，看看RTL是否能實(shí)現(xiàn) feature list的功能被測試的RTL代碼通常稱為DUT（ Design Under Test）或者DUV（ Design UnderVerification），本書統(tǒng)一使用DUT的稱謂