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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>Verilog教程之數字集成電路設計的詳細資料說明

      Verilog教程之數字集成電路設計的詳細資料說明

      2020-12-09 | rar | 20.01 MB | 次下載 | 免費

      資料介紹

      　　7.1.1設計規范設計規范文件是一個包含功能、定時、硅片面積、功耗、可測性、故障覆蓋率以及其它的設計準則的詳細說明書。設計規范描述了項目完成的功能，確定設計的總體方案，平衡各個方面的因素，對整個項目有一個初步的規劃。在系統設計階段，根據對設計面積、功耗、Ⅳ○和卩使用等情況進行估算，確定所使用的芯片工藝和設計工具。

      　　7.1.2設計劃分設計劃分過程就是把一個復雜設計逐漸劃分成較小而且較為簡單的功能單元。這樣一個過程通常被稱為自頂向下的設計方法，或者是分層設計法。

      　　7.1.3設計輸入設計輸入是指將設計劃分階段定義好的模塊借助一定的設計輸入手段轉換為EDA工具能接受的信息格式。目前主要的設計輸入手段有：高級硬件描述語言HDL（ Verilog DL/HDL）和原理圖。HDL語言支持不同層次的描述，不依賴于各個廠家的工藝器件，便于修改。邏輯輸入工具的功能是把邏輯圖，狀態機，真值表，輸入到計算機中，并進行語法、可綜合性檢查等。目前主流工具有 Cadence公司的 Composer，Synopsys公司Leda以及 Ultraedit，Ⅴim等第三方的編輯工具。

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