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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>MPEG-4系統(tǒng)中基于FPGA實(shí)現(xiàn)數(shù)據(jù)采集及預(yù)處理

      MPEG-4系統(tǒng)中基于FPGA實(shí)現(xiàn)數(shù)據(jù)采集及預(yù)處理

      2009-08-26 | rar | 134 | 次下載 | 3積分

      資料介紹

      介紹了一種基于DSP 的MPEG-4 視頻壓縮系統(tǒng)中，利用FPGA 控制視頻數(shù)據(jù)實(shí)時(shí)采
      集并對(duì)原始視頻數(shù)據(jù)進(jìn)行預(yù)處理的設(shè)計(jì)方案及實(shí)現(xiàn)，解決了原始視頻數(shù)據(jù)格式與MPEG-4 壓縮算法不兼容的問題，從而提高視頻壓縮系統(tǒng)的整體性能。此設(shè)計(jì)充分利用FPGA 的高速并行處理能力，通過合理的調(diào)度，以較少的存儲(chǔ)資源實(shí)現(xiàn)數(shù)據(jù)處理與傳輸。
      關(guān)鍵詞：FPGA、視頻壓縮、預(yù)處理
      在基于DSP 的MPEG-4 視頻壓縮系統(tǒng)中，視頻采集芯片采集的原始視頻數(shù)據(jù)格式與MPEG-4 視頻編碼算法要求不一致，例如圖像大小、YUV 信號(hào)比、 YUV 信號(hào)存儲(chǔ)格式等。如果在DSP 中用軟件實(shí)現(xiàn)數(shù)據(jù)量大但算法簡單的數(shù)據(jù)格式轉(zhuǎn)換，將大大加重DSP 負(fù)擔(dān)，影響系統(tǒng)的整體性能。因此，需要為DSP 增加一個(gè)協(xié)處理器，對(duì)原始數(shù)據(jù)進(jìn)行預(yù)處理，轉(zhuǎn)換成算法需要的格式再交給DSP。隨著現(xiàn)場可編程邏輯器件(FPGA) 速度與集成度的飛速提高, 使用FPGA 解決該問題也成為一個(gè)很好的選擇。本文中以FPGA 作為DSP 的協(xié)處理器，實(shí)現(xiàn)視頻數(shù)據(jù)的采集與預(yù)處理。
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