圖4布局布線的輸入輸出與調(diào)用關(guān)系

2．2驗(yàn)證平臺(tái)的系統(tǒng)設(shè)計(jì)

本驗(yàn)證平臺(tái)FPGA采用Altera公司的Cyclone ⅡEP2C70，該器件采用了TSMC領(lǐng)先的90 nm低電介工藝技術(shù)生產(chǎn)⒊支持4個(gè)可編程鎖相環(huán)（PLL），提供靈活的時(shí)鐘管理和頻率合成能力；包含了150個(gè)18×18 bit乘法器，可以完成基本的DSP處理；高速外接存儲(chǔ)器接口支持SRAM、DRAM＼DDR、DDR2以及QDRII SItAM；支持差分和單端I／0標(biāo)準(zhǔn)，包括接收速率805 Mbis和發(fā)送速率640 Mb／s的LVDS、mlnl LVDS、LVPECL、 差分HSTL和差分SSTL及處理器、ASSP和ASIC接口的64位66 MHzPCI和PCI－X；高達(dá)260 MHz工作頻率，真正的雙端口工作（1個(gè)讀和1個(gè)寫(xiě)，2個(gè)讀或2個(gè)寫(xiě)）；與133 MHz Pal_X1.0標(biāo)準(zhǔn)兼容；用戶最多可用引腳622個(gè)；高達(dá)402.5 MHz性能的分層時(shí)鐘網(wǎng)絡(luò)，多達(dá)16個(gè)全局時(shí)鐘線，快速串行配置時(shí)間小于100 ms；支持3．3 V、2，5 V或1．8 V多種電壓，可用于視頻、圖像處理（如MPEG4編碼和譯碼、視頻濾波）和無(wú)線基礎(chǔ)設(shè)各中。基于龍芯I號(hào)CPU IP核的SoC的驗(yàn)證平臺(tái)結(jié)構(gòu)如圖5所示。

圖5 SoC的FPGA驗(yàn)證平臺(tái)結(jié)構(gòu)

圖5中，外圍電路的主要功能是驗(yàn)證SoC中各個(gè)接口IP模塊能否與龍芯I號(hào)IP核、外部接口單元、硬件驅(qū)動(dòng)軟件和實(shí)時(shí)操作系統(tǒng)協(xié)調(diào)高效地工作。由于接口（如USB接口、UART／IrDA接口、SPI和LCD接口等）電路結(jié)構(gòu)比較簡(jiǎn)單，且很多資料都有介紹，在設(shè)計(jì)時(shí)，除了注意通用的設(shè)計(jì)規(guī)則和印匍電路板（PCB）布局布線外，沒(méi)有特別的要求。同時(shí)，為了便于分析各個(gè)被驗(yàn)證的IP模塊在任意時(shí)刻的狀態(tài)，將Cyclone Ⅱ EP2C70的大多數(shù)I／0引腳都引出到PCB上，以方便SoC開(kāi)發(fā)人員使用邏輯分析儀進(jìn)行信號(hào)實(shí)時(shí)采集和分析，也可讓信號(hào)發(fā)生器產(chǎn)生一些特定信號(hào)以供系統(tǒng)調(diào)試使用。該開(kāi)發(fā)系統(tǒng)在設(shè)計(jì)PCB時(shí)還特別注意了電磁干擾的屏蔽問(wèn)題。

2．3 SoC到FPGA的系統(tǒng)移植

使用Altera公司的FPGA開(kāi)發(fā)工具Quartusll，將SoC向Cyclone Π EP2C70（FPGA）移植的步驟如下
（1）對(duì)SoC進(jìn)行修改，以適合FPGA的開(kāi)發(fā)環(huán)境。修改子模塊配置、RAM、FIFO等，添加PLL對(duì)所需要的時(shí)鐘進(jìn)行適當(dāng)?shù)姆郑额l，或提高時(shí)鐘信號(hào)的質(zhì)量。
（2）使用Quartusll內(nèi)置綜合工具或?qū)Ｓ镁C合工具（如常見(jiàn)的Synplify．_pro）單獨(dú)建Project，對(duì)RTL進(jìn)行綜合，生成網(wǎng)表。時(shí)鐘工作頻率較高的，要寫(xiě)綜合約束條件。
（3）指定每一個(gè)輸人輸出信號(hào)對(duì)應(yīng)的FPGA管腳和輸人輸出邏輯類(lèi)型。
（4）編譯生成的網(wǎng)表以生成sof文件，包括優(yōu)化、適配、sof文件生成等分步驟。
（5）進(jìn)行靜態(tài)時(shí)序分析，檢查是否滿足預(yù)定的時(shí)鐘頻率要求，若不能滿足，則重新進(jìn)行第（2）步。如果多次進(jìn)行步驟（2）仍不能滿足時(shí)序要求，則需要根據(jù)關(guān)鍵路徑對(duì)RTL代碼進(jìn)行修改。

關(guān)鍵路徑是指延遲最大的路徑，該路徑的延遲限制了時(shí)鐘的最大工作頻率。該SoC芯片的最大工作頻率在266 MHz以上，與選用的FPGA Cyclone Ⅱ EP2C70的總線時(shí)鐘速度相當(dāng)。

　　3、 VxWorks實(shí)時(shí)操作系統(tǒng)

本文所設(shè)計(jì)的SoC硬件平臺(tái)上，最終將運(yùn)行Vx－Works操作系統(tǒng)，作為此次嵌入式SoC硬件平臺(tái)設(shè)計(jì)的軟件需求和最終的驗(yàn)證目標(biāo)。VxWorks是一個(gè)具有可伸縮、可裁減、高可靠性，同時(shí)適用于所有流行CPU平臺(tái)的實(shí)時(shí)操作系統(tǒng)㈣。可伸縮性指VxWorks提供了超過(guò)1 800個(gè)應(yīng)用編程接口（API）供用戶自行選擇使用；可裁減性指用戶可以根據(jù)自己的應(yīng)用需要對(duì)VxWorks進(jìn)行配置，產(chǎn)生具有不同功能集的操作系統(tǒng)映像；可靠性指VxWorks可以提供非常安全的操作系統(tǒng)平臺(tái)。VxWorks的基本構(gòu)成組件包括BSP（Board Support Package）、微內(nèi)核Wind、網(wǎng)絡(luò)系統(tǒng)、文件系統(tǒng)及I／0系統(tǒng)。本文測(cè)試更關(guān)注于BSP、Wind以及I／O組件。BSP中包括硬件環(huán)境中CPU的初始化及系統(tǒng)各項(xiàng)硬件資源的安裝和配置，如RAM、Clock、網(wǎng)絡(luò)接口、中斷控制器等。微內(nèi)核Wind是Win￣dRiver公司自行開(kāi)發(fā)的一種嵌人式操作系統(tǒng)內(nèi)核，該內(nèi)核具有標(biāo)準(zhǔn)的嵌人式實(shí)時(shí)操作系統(tǒng)的基本特征。