0 引 言

由于數(shù)字邏輯系統(tǒng)功能復(fù)雜化的需求，單片系統(tǒng)的芯片正朝著超大規(guī)模、高密度的方向發(fā)展。對(duì)于一個(gè)大規(guī)模的數(shù)字系統(tǒng)而言，系統(tǒng)規(guī)模是基于各種邏輯功能模塊的組合。但是，無(wú)論是時(shí)序邏輯系統(tǒng)，還是組合邏輯系統(tǒng)，或者組合／時(shí)序混合系統(tǒng)，從時(shí)間軸上來(lái)看，系統(tǒng)中的各個(gè)功能模塊并不是時(shí)刻都在工作，而是根據(jù)系統(tǒng)外部的整體要求，輪流或循環(huán)地被激活或工作。并且，隨著數(shù)字邏輯規(guī)模的擴(kuò)大，在相同速度條件下，在一定的時(shí)間區(qū)間，其功能模塊的平均使用率將下降。因此，系統(tǒng)設(shè)計(jì)應(yīng)該從傳統(tǒng)追求大規(guī)模、高密度的方向，轉(zhuǎn)向如何提高資源利用率，用有限的資源實(shí)現(xiàn)更大規(guī)模的邏輯設(shè)計(jì)上來(lái)?？芍貥?gòu)計(jì)算技術(shù)能夠提供硬件的效率和軟件的可編程性，它綜合了微處理器和ASIC的特點(diǎn)，在空間維和時(shí)間維上均可變。

1 可重構(gòu)技術(shù)概述

1．1 可重構(gòu)的定義

可重構(gòu)就是在電子系統(tǒng)的工作狀態(tài)下，動(dòng)態(tài)地改變電路的結(jié)構(gòu)。這主要通過(guò)對(duì)系統(tǒng)中的可編程邏輯器件進(jìn)行重新配置或者局部重新配置來(lái)完成。利用可重構(gòu)技術(shù)，能在只增加少量硬件資源的情況下，使系統(tǒng)同時(shí)具有軟件實(shí)現(xiàn)和硬件實(shí)現(xiàn)的優(yōu)點(diǎn)。

1．2 可重構(gòu)方式的分類(lèi)

按照重構(gòu)的方式，系統(tǒng)重構(gòu)可以分為靜態(tài)系統(tǒng)重構(gòu)（Static Reconfiguration）和動(dòng)態(tài)系統(tǒng)重構(gòu)（Dynamic Reconfiguration）。

1．2．1 靜態(tài)系統(tǒng)重構(gòu)

靜態(tài)系統(tǒng)重構(gòu)是指目標(biāo)系統(tǒng)的邏輯功能靜態(tài)重載，只能在運(yùn)行前配置的系統(tǒng)，如圖1所示。

FPGA功能在外部邏輯的控制下，通過(guò)存儲(chǔ)于存儲(chǔ)器中不同的目標(biāo)系統(tǒng)數(shù)據(jù)重新下載，從而實(shí)現(xiàn)芯片邏輯功能的改變。

1．2．2 動(dòng)態(tài)系統(tǒng)重構(gòu)

動(dòng)態(tài)系統(tǒng)重構(gòu)是指能在運(yùn)行過(guò)程中實(shí)時(shí)配置的可重構(gòu)系統(tǒng)，如圖2所示。

對(duì)于時(shí)序變化的數(shù)字邏輯系統(tǒng)，其時(shí)序邏輯的發(fā)生不是通過(guò)調(diào)用芯片內(nèi)不同區(qū)域、不同邏輯資源組合而成的，而是通過(guò)對(duì)具有專(zhuān)門(mén)緩存邏輯資源的FPGA進(jìn)行局部或全局的芯片邏輯的動(dòng)態(tài)重構(gòu)而快速實(shí)現(xiàn)的。動(dòng)態(tài)系統(tǒng)結(jié)構(gòu)的FPGA具有緩存邏輯（Cache Logic），在外部邏輯的控制下，通過(guò)緩存邏輯對(duì)芯片邏輯進(jìn)行全局或局部的快速修改，通過(guò)有控制重新布局布線(xiàn)的資源配置來(lái)加速實(shí)現(xiàn)系統(tǒng)的動(dòng)態(tài)重構(gòu)。就動(dòng)態(tài)重構(gòu)實(shí)現(xiàn)面積的不同，又可以分為全局重構(gòu)和局部重構(gòu)。

（1）全局重構(gòu)。對(duì)FPGA器件或系統(tǒng)能且只能進(jìn)行全部的重新配置。在配置過(guò)程中，計(jì)算的中間結(jié)果必須取出存放在額外的存儲(chǔ)區(qū)，直到新的配置功能全部下載完為止，重構(gòu)前后電路相互獨(dú)立，沒(méi)有關(guān)聯(lián)。

（2）局部重構(gòu)。對(duì)重構(gòu)器件或系統(tǒng)的局部重新配置，與此同時(shí)，其余局部的工作狀態(tài)不受影響。局部重構(gòu)對(duì)減小重構(gòu)的范圍和單元數(shù)目，大大縮短重構(gòu)時(shí)間，占有相當(dāng)?shù)膬?yōu)勢(shì)。

2 基于FPGA的局部動(dòng)態(tài)可重構(gòu)技術(shù)

2．1 具有局部動(dòng)態(tài)可重構(gòu)功能的FPGA

過(guò)去大家普遍進(jìn)行動(dòng)態(tài)重構(gòu)研究的FPGA主要有Xilinx公司的XC6200系列和Atmel公司的AT6000系列等。它們也是基于SRAM結(jié)構(gòu)，但是SRAM的各個(gè)單元能夠單獨(dú)訪問(wèn)配置，即局部重構(gòu)。它們的功能互不影響，因而具有局部重構(gòu)的特征。這樣做的優(yōu)點(diǎn)顯著，但也會(huì)付出增大硬件電路規(guī)模和功耗的代價(jià)。最終要實(shí)現(xiàn)電子系統(tǒng)的完全實(shí)時(shí)重構(gòu)，應(yīng)采用結(jié)構(gòu)上具有動(dòng)態(tài)局部重構(gòu)功能的FPGA器件，如Xilinx公司的Virtex－4系列。

2．2 基于FPGA局部動(dòng)態(tài)可重構(gòu)技術(shù)主要特征及典型原理

FPGA局部動(dòng)態(tài)可重構(gòu)技術(shù)的特征就是將整體按功能或按時(shí)序分解為不同的組合，并根據(jù)實(shí)際需要，分時(shí)對(duì)芯片進(jìn)行局部動(dòng)態(tài)重構(gòu)，以較少的硬件資源實(shí)現(xiàn)較大的時(shí)序系統(tǒng)整體功能。圖3給出一種典型的FPGA局部動(dòng)態(tài)可重構(gòu)。由圖3可以看出，在外部邏輯的控制下，可以實(shí)時(shí)動(dòng)態(tài)地對(duì)芯片邏輯實(shí)現(xiàn)局部重構(gòu)。通過(guò)控制布局、布線(xiàn)的資源，實(shí)現(xiàn)系統(tǒng)的動(dòng)態(tài)重構(gòu)。

2．3 FPGA實(shí)現(xiàn)局部動(dòng)態(tài)可重構(gòu)的結(jié)構(gòu)要求

要使FPGA有效地實(shí)現(xiàn)實(shí)時(shí)系統(tǒng)動(dòng)態(tài)重構(gòu)，F(xiàn)PGA在結(jié)構(gòu)上必須滿(mǎn)足以下要求：

（1）不僅具有可重新編程能力，同時(shí)可動(dòng)態(tài)進(jìn)行系統(tǒng)資源地重新配置，而不會(huì)破壞器件中全局或局部邏輯操作能力。很多傳統(tǒng)的FPGA把配置數(shù)據(jù)存放在外部的串行EPROM中。這種方式有3個(gè)缺點(diǎn)：重構(gòu)之前整個(gè)FPGA必須停止工作；只是對(duì)整個(gè)FPGA進(jìn)行重構(gòu)；重構(gòu)時(shí)FPGA中以前的內(nèi)部狀態(tài)無(wú)法保存。新的能夠?qū)崿F(xiàn)動(dòng)態(tài)可重構(gòu)的FPGA不需要在重構(gòu)之前觸發(fā)復(fù)位信號(hào)，而是將FPGA芯片中的一局部邏輯電路的時(shí)鐘關(guān)閉，然后重新配置邏輯電路，最后恢復(fù)時(shí)鐘信號(hào)。

（2）FPGA內(nèi)部配置信息對(duì)稱(chēng)，記載任何時(shí)刻，任何通用的基本邏輯功能可以配置于器件的任何一個(gè)位置，運(yùn)用簡(jiǎn)單模型組合去實(shí)現(xiàn)設(shè)汁中的復(fù)雜功能。

3 基于FPGA的可重構(gòu)演示系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

3．1 演示驗(yàn)證系統(tǒng)的硬件組成及各部分功能

（1）演示驗(yàn)證系統(tǒng)的硬件組成，如圖4所示。ARM處理器片內(nèi)具有256 KB的片上SRAM存儲(chǔ)器、2 MB容量FLAsH存儲(chǔ)器。主要是對(duì)sPARTEN－3AN系列的FPGA進(jìn)行控制，控制其調(diào)取FLASH存儲(chǔ)器中的重構(gòu)方案；FLAsH存儲(chǔ)器的并行數(shù)據(jù)通過(guò)ARM轉(zhuǎn)換成串行；ARM中自帶的FLAsH存儲(chǔ)器用來(lái)存放程序；

（2）SPARTEN3AN系列的FPGA，是基于非易失性存儲(chǔ)的FPGA，主要作為PCI總線(xiàn)和ARM處理器之間的雙端口；放置Spw IP核、UART IP核、1553 IP核；模擬JTAG口；

（3）兩個(gè)XCVSX55的FPGA專(zhuān)用JTAG，進(jìn)行配置文件的下載。Xilinx FPGA基于SRAM技術(shù)，因此是易失性的。如果關(guān)掉器件的電源，其配置就會(huì)丟失。在生產(chǎn)型環(huán)境中，F(xiàn)PGA通常使用外部存儲(chǔ)器件（如PROM）防止停電時(shí)丟失配置數(shù)據(jù)；

（4）FLASH存儲(chǔ)器容量為16 M×32 b，用于處理器的上電引導(dǎo)和存放多個(gè)用于模塊級(jí)FPGA重構(gòu)方案；

（5）兩個(gè)PROM-XCF32P。Virtex4系列XC4-VSX55FPGA，其配置PROM為XCF32P，32 Mb存儲(chǔ)容量。利用XCF32P的設(shè)計(jì)修訂（Design．Revisiorling）功能將FPGA多種配置存儲(chǔ)為不同的修訂版本，從而簡(jiǎn)化FPGA配置更改。上電時(shí)，由配置PROM的內(nèi)部邏輯對(duì)設(shè)計(jì)修訂版本選擇輸入（引腳或控制位）進(jìn)行采樣；

（6）兩組測(cè)試線(xiàn)，每組4根，cl_Test［3．．O］和C2-Testl［3．．O］分別測(cè)試兩個(gè)XCVSX55系列FPGA的重構(gòu)和反饋重構(gòu)結(jié)果；

（7）兩通道的PROM控制信號(hào)線(xiàn)，C1（C2）_PROG，C1（C2）_DIN，C1（C2）_DONE，C1（C2）_INT，C1（C2）_CCLK用于實(shí)現(xiàn)兩個(gè)XCVSX55系列FPGA的PROM方式的下載。由于JTAG（邊界掃描）鏈在其中一個(gè)部件發(fā)生故障時(shí)會(huì)影響整個(gè)JTAG鏈的正常功能，因此多使用：PROM的下載方式備用；

（8）一路RS-232驅(qū)動(dòng)接收器，實(shí)現(xiàn)和外部通信的接口；

（9）PCI總線(xiàn)，通過(guò)該總線(xiàn)實(shí)現(xiàn)計(jì)算機(jī)與外界交互的外部接口。

3．2 演示驗(yàn)證系統(tǒng)的工作原理

3．2．1 上電復(fù)位

在上電復(fù)位時(shí)，要確保ARM和FPGA同步復(fù)位。Xilinx公司的FPGA上電時(shí)需要200 ms左右的配置時(shí)間，在此期間I／O引腳處于三態(tài)狀態(tài)，因此對(duì)關(guān)鍵的輸入／輸出信號(hào)（如IRQx，NWAIT，2．56兆輸出數(shù)據(jù)及輸出時(shí)鐘）有必要采取的上下拉，以確保ARM及外圍接口信號(hào)處于正常的狀態(tài)，避免信號(hào)沖突。

3．2．2 初始化

主要的初始化工作有2部分，分別由ARM和FPGA完成。

（1）ARM執(zhí)行的初始化工作。包括監(jiān)控程序自舉→監(jiān)控程序執(zhí)行ARM內(nèi)部寄存器初始化→硬件自檢→加載標(biāo)志檢測(cè)→（軟件更新加載）→FPGA參數(shù)設(shè)定→用戶(hù)軟件加載及完整性正確性校驗(yàn)→控制權(quán)叫用戶(hù)軟件→用戶(hù)軟件初始化→用戶(hù)軟件運(yùn)行。

（2）FPGA執(zhí)行的初始化工作。主要有FPGA內(nèi)部寄存器和邏輯狀態(tài)的初始值、內(nèi)部緩沖區(qū)數(shù)據(jù)清零依靠復(fù)位信號(hào)來(lái)完成。其中的“FPGA參數(shù)設(shè)定”由監(jiān)控程序負(fù)責(zé)執(zhí)行或由FPGA使用缺省參數(shù)完成。數(shù)據(jù)融合格式、輸入／輸出碼速率等FPGA參數(shù)存儲(chǔ)在ARM的片內(nèi)FLASH中的FPGA參數(shù)區(qū)中，上電或復(fù)位時(shí)有監(jiān)控軟件負(fù)責(zé)加載和初始化。

3．2．3 重構(gòu)過(guò)程

可重構(gòu)演示驗(yàn)證系統(tǒng)的結(jié)構(gòu)如圖4所示，當(dāng)出現(xiàn)錯(cuò)誤和發(fā)生故障時(shí)，由ARM處理器讀取FLASH存儲(chǔ)器中的重構(gòu)方案。但是，F(xiàn)LASH存儲(chǔ)器取舍眾多重構(gòu)方案卻是受外部1553B，Spw，UART的控制。由ARM處理器更新FLASH存儲(chǔ)器或給完成并／串轉(zhuǎn)換的FPGA發(fā)出控制命令來(lái)對(duì)可重構(gòu)應(yīng)用單元進(jìn)行操作。模擬JTAG口的FPGA與兩個(gè)應(yīng)用FPGA的JTAG口邊界掃描鏈（Boundary-Scan Chain），在ARM處理器的控制下，對(duì)被重構(gòu)的FPGA進(jìn)行重構(gòu)。FPGA的主要任務(wù)是通過(guò)ARM控制器將事先存入FLASH中邏輯系統(tǒng)的不同功能配置信息，按用戶(hù)的系統(tǒng)時(shí)序要求和外部控制，逐一下載到SRAM編程的FPGA之中，以實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)局部重構(gòu)。在系統(tǒng)工作過(guò)程中，F(xiàn)PGA將根據(jù)不同的要求，在處理器的控制下，不斷重構(gòu)其邏輯功能，通過(guò)模板級(jí)重構(gòu)，滿(mǎn)足不同數(shù)字圖像處理和其他邏輯運(yùn)算的要求。

3．3 實(shí)現(xiàn)局部動(dòng)態(tài)可重構(gòu)的FPGA的選型和配置模式

3．3．1 Xilinx公司的Virtex-4系列FPGA

在選擇器件時(shí)，必須保證器件資源留有一定余量，這樣不僅可以避免布線(xiàn)擁擠，也便于測(cè)試修改和功能擴(kuò)展。根據(jù)系統(tǒng)的需求和擴(kuò)展性，選擇Virtex-4系列FPGA。它是Xilinx公司推出的一系列實(shí)現(xiàn)動(dòng)態(tài)局部重構(gòu)的FPGA芯片，也是基于查找表的。Virtex-4系列芯片將高級(jí)硅片組合模塊（ASMBL）架構(gòu)與種類(lèi)繁多的靈活功能相結(jié)合，大大提高了可編程邏輯設(shè)計(jì)能力，從而成為替代ASIC技術(shù)的強(qiáng)有力產(chǎn)品。采用Virtex-4選用Xilinx公司的Virtex-4系列產(chǎn)品XC4VSX55。XC4VSX55具有128列×48行陣列，55 296個(gè)邏輯單元，24 576個(gè)Slice，最大分布式RAM384 KB，512個(gè)XtremeDSPSlice），320個(gè)18 KB塊RAM，最大塊RAM存儲(chǔ)容量5 760 KB，8個(gè)DCM，4個(gè)相位匹配時(shí)鐘分頻器（PMCD），13個(gè)I／O組，最大用戶(hù)I／O數(shù)640個(gè)。根據(jù)目前已有的算法，其性能和資源可以較好地滿(mǎn)足圖像匹配算法和目標(biāo)識(shí)別算法對(duì)硬件資源（邏輯門(mén)數(shù)、RAM大小、乘法加法器等）的需求。Virtex-4硬IP核塊的龐大陣列包括PowerPC處理器（帶有新型APU接口）、三態(tài)以太網(wǎng)MAC，622 Mb／s到6．5 Gb／s串行收發(fā)器、專(zhuān)用DSP S1ice、高速時(shí)鐘管理電路和源同步接口塊。

3．3．2 Virtex-4系列FPGA在該系統(tǒng)中的配置模式

Virtex-4器件的配置方法是用串行從模式、串行主模式、SelectMAP從模式、SelectMAP主模式、邊界掃描模式（JTAG）之一將比特流載入內(nèi)部配置存儲(chǔ)器的：在該系統(tǒng)中采用可重構(gòu)應(yīng)用單元的FPGA配置模式有兩種：

（1）JTAG方式（邊界掃描方式）

通過(guò)SPARTEN-3AN系列中FPGA提供的外部邏輯驅(qū)動(dòng)JTAG專(zhuān)用引腳與同樣4個(gè)JTAG引腳的兩個(gè)應(yīng)用FPGA及配置它們的PRROM串聯(lián)起來(lái)，形成邊界掃描鏈（Boundary-Scan Chain）將配置數(shù)據(jù)下載到FPGA中。在這種模式下，數(shù)據(jù)以每TCK一位的速度加載，如圖5所示。

JTAG或邊界掃描模式是一種行業(yè)標(biāo)準(zhǔn)的（IEEE1149．1或1532）串行編程模式。該模式通過(guò)電纜、微處理器或其他器件提供的外部邏輯驅(qū)動(dòng)JTAG專(zhuān)用引腳TCK和JTAG測(cè)試時(shí)鐘輸入。當(dāng)TCK保持在零狀態(tài)時(shí)，測(cè)試邏輯狀態(tài)應(yīng)保持不變；TMS為測(cè)試模式選擇，控制JTAG狀態(tài)。出現(xiàn)在TMS的信號(hào)在TCK的上升沿由測(cè)試邏輯采樣進(jìn)入測(cè)試訪問(wèn)口（Test AccessPort，TAP）控制器；TDI：測(cè)試數(shù)據(jù)輸入，測(cè)試數(shù)據(jù)在TCK的上升沿采樣進(jìn)入移位寄存器（SR）；TD0：測(cè)試數(shù)據(jù)輸出，測(cè)試結(jié)果在TCK的下降沿從移位寄存器（SR）移出，輸出數(shù)據(jù)與輸入到TDI的數(shù)據(jù)應(yīng)不出現(xiàn)倒置。這種模式因其標(biāo)準(zhǔn)化程度和可通過(guò)同樣4個(gè)JTAG引腳為FPGA編程的能力而廣泛使用。JTAG方式常用于實(shí)現(xiàn)在線(xiàn)編程（In-System Programma-ble，ISP），對(duì)FPGA進(jìn)行編程。

JTAG在線(xiàn)編程的特征也改變了傳統(tǒng)生產(chǎn)流程，將以前先對(duì)芯片進(jìn)行預(yù)編程再裝到板上的工藝簡(jiǎn)化為先固定器件到電路板上，再用JTAG口進(jìn)行編程。Xilinx的Virtex-4系列支持在一個(gè)邊界掃描（JTAG）鏈中配置多個(gè)FPGA，每次，只配置鏈中的1個(gè)FPGA，大大降低了實(shí)現(xiàn)難度。

（2）PROM配置模式，是由SPARTEN3AN系列FPGA為每一個(gè)Virtex-4系列FPGA配置一組PROM控制線(xiàn)實(shí)現(xiàn)FPGA的下載。SPARTEN3AN系列FPGA和可重構(gòu)應(yīng)用單元的每一個(gè)virtex-4系列FPGA之間分別有一組PROM的控制線(xiàn)，每組都包括DIN（配置數(shù)據(jù)輸入）、CCLK（配置時(shí)鐘）、DONE（FP-GA配置完成）、PROG（觸發(fā)重配置）、INT（配置初始化）5個(gè)信號(hào)，通過(guò)這些信號(hào)將配置數(shù)據(jù)下載到Virtex-4系列FPGA中去。兩種方式互補(bǔ)，在邊界掃描鏈發(fā)生斷裂影響到整個(gè)鏈的功能時(shí)，可以使用PROM模式替補(bǔ)，提高了重構(gòu)過(guò)程的可靠性。

4 結(jié) 語(yǔ)

基于SRAM的FPGA的問(wèn)世標(biāo)志著現(xiàn)代可重構(gòu)技術(shù)的開(kāi)端，并極大地推動(dòng)了其發(fā)展?？删幊蘁PGA可以根據(jù)不同算法設(shè)計(jì)合理的硬件結(jié)構(gòu)，以達(dá)到提高執(zhí)行效率的目的。動(dòng)態(tài)可重構(gòu)FPGA可以在程序運(yùn)行中動(dòng)態(tài)完成FPGA的不同配置電路功能，在不同時(shí)段執(zhí)行不同的算法，實(shí)現(xiàn)了虛擬硬件可重構(gòu)計(jì)算技術(shù)。這里提出的通過(guò)微處理器加FPGA結(jié)合串行菊花鏈實(shí)現(xiàn)可重構(gòu)的方式，實(shí)現(xiàn)了動(dòng)態(tài)可重構(gòu)FPGA結(jié)構(gòu)設(shè)計(jì)的一種應(yīng)用。另外，該驗(yàn)證演示了系統(tǒng)中可重構(gòu)控制器還可以結(jié)構(gòu)模塊化，能夠工程化應(yīng)用于其他設(shè)計(jì)中，具有靈活及可移植性強(qiáng)的優(yōu)點(diǎn)。