一、引言

軟件無(wú)線電提供了一種建立多模式、多頻段、多功能無(wú)線設(shè)備的有效而且經(jīng)濟(jì)的方案，可以通過(guò)軟件升級(jí)實(shí)現(xiàn)功能的提高。軟件無(wú)線電可以使整個(gè)系統(tǒng)采用動(dòng)態(tài)的軟件編程對(duì)設(shè)備特性進(jìn)行重配置。軟件無(wú)線電軟加載切換的實(shí)現(xiàn)，需要設(shè)計(jì)相應(yīng)的功能波形組件。以下設(shè)計(jì)了一種差分四相相移鍵控（DQPSK） 的調(diào)制解調(diào)系統(tǒng)，該系統(tǒng)可以將軟件加載到芯片上。

在數(shù)字信號(hào)的調(diào)制方式中，由于QPSK （四相移鍵控） 具有頻譜利用率較高，抗干擾性較強(qiáng)，而且在電路上實(shí)現(xiàn)也較為簡(jiǎn)單等特點(diǎn)，使得它在衛(wèi)星數(shù)字信號(hào)調(diào)制方式、數(shù)字電視技術(shù)、HFC 網(wǎng)絡(luò)的用戶線纜等方面得到了廣泛的應(yīng)用。在實(shí)際應(yīng)用中，為了克服QPSK 解調(diào)時(shí)的相位模糊現(xiàn)象，在調(diào)制時(shí)對(duì)基帶信號(hào)進(jìn)行了差分編碼，即DQPSK。

二、DQPSK 調(diào)制解調(diào)的系統(tǒng)方案

具體的DQPSK 調(diào)制解調(diào)系統(tǒng)框圖如圖1 所示，其中上半部分為調(diào)制系統(tǒng)，下半部分為解調(diào)系統(tǒng)。兩個(gè)系統(tǒng)之間還要有相應(yīng)的射頻發(fā)送處理和射頻接收處理。

以下主要按圖1 的系統(tǒng)框圖，基于FPGA 設(shè)計(jì)DQPSK 調(diào)制解調(diào)系統(tǒng)，采用Xilinx 公司開(kāi)發(fā)的系統(tǒng)生成器為設(shè)計(jì)工具，特殊功能模塊的實(shí)現(xiàn)采用Verilog HDL 語(yǔ)言編程實(shí)現(xiàn)。系統(tǒng)生成器具有強(qiáng)大的模塊化設(shè)計(jì)功能，多個(gè)小功能模塊讓設(shè)計(jì)人員可以自由搭建所設(shè)計(jì)的系統(tǒng)。而且，系統(tǒng)生成器可以直接生成位流文件下載到FPGA，也可以生成工程文件，采用ISE 的開(kāi)發(fā)環(huán)境可以對(duì)工程進(jìn)行綜合、仿真、下載。

1． DQPSK 調(diào)制解調(diào)的關(guān)鍵技術(shù)

（1） 差分編解碼技術(shù)：QPSK 調(diào)制方式是一種四相位的調(diào)制方式。在實(shí)現(xiàn)上通常有正交調(diào)制法，相位選擇法，脈沖插入法。其中，應(yīng)用得最多的是正交調(diào)制法。本設(shè)計(jì)采用的是正交調(diào)制法。輸入碼元首先要進(jìn)行串并轉(zhuǎn)換，將串信信號(hào)變?yōu)閮陕稩、Q 信號(hào)。假設(shè)I、Q 兩路的組合用｛a，b｝ 來(lái)表示，四相輸入碼元與調(diào)制的相位見(jiàn)表1。

對(duì)于QPSK 信號(hào)來(lái)說(shuō)，沒(méi)有經(jīng)過(guò)編碼，直接采用輸入的I、Q 兩路碼元來(lái)調(diào)制載波的相位，在解調(diào)時(shí)，由于基帶數(shù)字處理載波跟蹤環(huán)的鑒相特性，會(huì)出現(xiàn)四重相位模糊的現(xiàn)象。為了克服相位模糊的出現(xiàn)，基帶調(diào)制時(shí)，要經(jīng)過(guò)差分編碼處理，再用差分編碼后的碼元按表1 的規(guī)則進(jìn)行調(diào)相，這就是DQPSK。差分編解碼是DQPSK 調(diào)制方式的特點(diǎn)，也是在設(shè)計(jì)基帶調(diào)制時(shí)的一大難點(diǎn)。這里做詳細(xì)的分析。

差分解碼是編碼的逆過(guò)程，也分為兩種情況來(lái)分析。它主要由當(dāng)前的輸入狀態(tài)和前一時(shí)刻的輸入狀態(tài)來(lái)決定當(dāng)前的解碼輸出。

第一種情況：當(dāng)前一時(shí)刻輸入碼元具有相同的數(shù)據(jù)時(shí)，即

或11 時(shí)，則當(dāng)前的差分解碼輸出為

本設(shè)計(jì)中，差分編解碼模塊的實(shí)現(xiàn)采用VerilogHDL 語(yǔ)言在ISE 開(kāi)發(fā)環(huán)境中設(shè)計(jì)仿真成功后，再采用黑盒子工具調(diào)用到系統(tǒng)生成器設(shè)計(jì)的調(diào)制解調(diào)系統(tǒng)中。采用Verilog HDL 設(shè)計(jì)成功后的差分編碼模塊用Modelsim 仿真后的的結(jié)果如圖2 所示，差分解碼的仿真結(jié)果如圖3 所示。由圖2 和圖3 可看出，設(shè)計(jì)的差分編解碼模塊達(dá)到了預(yù)期的效果。

采用Verilog HDL 語(yǔ)言實(shí)現(xiàn)差分編碼的關(guān)鍵代碼為：

其中，i＿out 和q＿out 分別為I、Q 兩路的編碼輸出。采用Verilog HDL 語(yǔ)言實(shí)現(xiàn)差分解碼的關(guān)鍵代碼為：

其中，i＿temp 和q＿temp 分別為2 位的寄存器，用來(lái)保存I、Q 兩路當(dāng)前和前一時(shí)刻的輸入。

（2） DQPSK 載波同步的設(shè)計(jì)：DQPSK 的解調(diào)方法通常用相干解調(diào)法。采用相干解調(diào)法關(guān)鍵在于實(shí)現(xiàn)載波的同步。從已調(diào)信號(hào)中恢復(fù)出與發(fā)送載波同頻同相的本地載波信號(hào)，是解調(diào)技術(shù)的難點(diǎn)。載波同步的方法通常有插入導(dǎo)頻法、平方環(huán)法和科斯塔斯環(huán)法。科斯塔斯環(huán)法在實(shí)際的應(yīng)用中有許多種改進(jìn)的方案，本設(shè)計(jì)采用其中的一種改進(jìn)方案四相松尾環(huán)法。四相松尾環(huán)的結(jié)構(gòu)組成如圖4 所示。圖4 中，假設(shè)輸入的信號(hào)為

式中，x（t）、y（t）分別為同相分量I 和正交分量Q 的基帶信號(hào)。NCO 用于產(chǎn)生本地載波，其本振頻率和發(fā)送頻率一樣。F （S） 為二階環(huán)路濾器。判決器的數(shù)學(xué)表達(dá)式規(guī)定為

則經(jīng)過(guò)之前各個(gè)模塊的處理后，最終輸入環(huán)路濾波器的誤差信號(hào)為

誤差信號(hào)ud 僅與發(fā)送載波與本地載波之間的相位差θ 有關(guān)。顯然，四相松尾環(huán)的鑒相特性是一個(gè)周期性的方波。ud 經(jīng)環(huán)路濾波器進(jìn)行平滑，送到數(shù)控振蕩器，迫使本地載波與發(fā)送載波達(dá)到同頻同相。

四相松尾環(huán)載波同步設(shè)計(jì)如圖5 所示。松尾環(huán)對(duì)DQPSK 信號(hào)載波同步過(guò)程中的星座移動(dòng)過(guò)程和最終鎖定的狀態(tài)如圖6 所示。由圖5 和圖6 可以看出，一開(kāi)始星座并不在對(duì)角線上。經(jīng)過(guò)一定時(shí)間的捕捉過(guò)程后，星座最終收斂于四個(gè)點(diǎn)，且都在對(duì)角線上，抖動(dòng)很小。

2． 其它模塊的設(shè)計(jì)

在調(diào)制端，串并模塊的功能主要是實(shí)現(xiàn)將基帶的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。轉(zhuǎn)換后的并行數(shù)據(jù)為2 位。其原理是將輸入串行數(shù)據(jù)分為兩路后降2下采樣。其中一路加入一個(gè)單位延時(shí)，實(shí)現(xiàn)錯(cuò)開(kāi)的下采樣，實(shí)現(xiàn)串并轉(zhuǎn)換。解調(diào)端的并串模塊相反，將兩路數(shù)據(jù)上采樣后相加實(shí)現(xiàn)。串并轉(zhuǎn)換和并串轉(zhuǎn)換功能的實(shí)現(xiàn)如圖7 所示。

經(jīng)差分編碼后的信號(hào)需要進(jìn)行極性轉(zhuǎn)換，以便接下來(lái)做調(diào)制處理。極性轉(zhuǎn)換將0、1 跳變的單極性信號(hào)轉(zhuǎn)變?yōu)椋?、-1 跳變的雙極性信號(hào)。解調(diào)端的設(shè)計(jì)思路相反。極性模塊的組成如圖8 所示，其中圖8 （a） 為調(diào)制端的極性轉(zhuǎn)換，圖8 （b） 為解調(diào)端的極性轉(zhuǎn)換。

極性轉(zhuǎn)換后的信號(hào)輸入到調(diào)制模塊。正交調(diào)制的實(shí)現(xiàn)，由可產(chǎn)生兩路正交載波的DDS 和兩個(gè)乘法器，一個(gè)加法器構(gòu)成。I、Q 兩路輸入信號(hào)分別與DDS 產(chǎn)生的兩路正交信號(hào)相乘，然后輸入到加法器，隨后輸出。正交調(diào)制模塊的構(gòu)成如圖9 所示。

其中，DDS 的頻率控制字由系統(tǒng)時(shí)鐘和載波頻率所決定。

3． DQPSK 系統(tǒng)的仿真

將各個(gè)功能模塊按圖1 的系統(tǒng)框圖聯(lián)在一起，組成了DQPSK 調(diào)制解調(diào)系統(tǒng)，如圖10 所示。圖中左半部分為調(diào)制系統(tǒng)，右半部分為解調(diào)系統(tǒng)。基帶信號(hào)速率為1 MHz，系統(tǒng)時(shí)鐘為100 MHz。載波頻率為10 MHz。調(diào)制解調(diào)系統(tǒng)連在一起后的仿真結(jié)果如圖11 所示。由圖11 可以看出，解調(diào)端最終恢復(fù)出輸入的基帶原始信號(hào)。只要將調(diào)制系統(tǒng)和解調(diào)系統(tǒng)單獨(dú)生成工程，即可下載到FPGA 芯片上實(shí)現(xiàn)獨(dú)立的調(diào)制功能和解調(diào)功能。當(dāng)然，在實(shí)際應(yīng)用中調(diào)制系統(tǒng)輸出的信號(hào)還要進(jìn)行DA 數(shù)模轉(zhuǎn)換，再進(jìn)行射頻處理，然后才發(fā)射出去。相應(yīng)的，在輸入解調(diào)端之前，也要進(jìn)行相應(yīng)的前端處理。

三、結(jié)束語(yǔ)

以上基于軟件無(wú)線電的應(yīng)用背景，采用系統(tǒng)生成器設(shè)計(jì)工具并結(jié)合Verilog HDL 編程的方法，設(shè)計(jì)實(shí)現(xiàn)了基于FPGA 的DQPSK 的調(diào)制解調(diào)系統(tǒng)。重點(diǎn)設(shè)計(jì)分析了DQPSK 差分編解碼的實(shí)現(xiàn)，以及載波同步的實(shí)現(xiàn)。最終的仿真結(jié)果表明，設(shè)計(jì)的系統(tǒng)能夠?qū)崿F(xiàn)。