關(guān)鍵詞：軟件無線電 調(diào)制器 數(shù)字上變頻器

上世紀(jì)９０年代發(fā)展起來的軟件無線電ＳＤＲ（Ｓｏｆｔｗａｒｅ Ｒａｄｉｏ／Ｓｏｆｔｗａｒｅ－Ｄｅｆｉｎｅｄ Ｒａｄｉｏ）的基本思想是：構(gòu)造一個(gè)具有開放性、標(biāo)準(zhǔn)化、模塊化的通用硬件平臺(tái)，將各種功能用軟件完成。這是一種全新的思想，它一經(jīng)提出就受到了廣泛的重視。但是，到目前為止，各國(guó)對(duì)軟件無線電的研究還非常有限。由于軟件無線電實(shí)現(xiàn)的前提是高度數(shù)字化，而現(xiàn)階段的器件水平還不能達(dá)到要求，同時(shí)軟件無線電的設(shè)計(jì)還缺乏統(tǒng)一標(biāo)準(zhǔn)，因而只能利用軟件無線電的思想，根據(jù)系統(tǒng)要求，對(duì)其結(jié)構(gòu)適當(dāng)調(diào)整，進(jìn)行系統(tǒng)設(shè)計(jì)。

本文采用可編程器件和專用器件相結(jié)合的設(shè)計(jì)方法和分層的設(shè)計(jì)思想，給出了一種基于軟件無線電的通用調(diào)制器的設(shè)計(jì)和實(shí)現(xiàn)方法，并給出了系統(tǒng)的測(cè)試結(jié)果。

１ 總體設(shè)計(jì)方案

１．１ 總體方案框圖

通用調(diào)制器總體方案框圖如圖１所示。

系統(tǒng)使用的主要器件有四個(gè)：通用ＤＳＰ、可編程邏輯器件（ＦＰＧＡ）、可編程數(shù)字上變頻器和Ｄ／Ａ變換器。其中的兩個(gè)主要芯片：通用ＤＳＰ和ＦＰＧＡ均為通用可編程器件。這樣，在系統(tǒng)設(shè)計(jì)時(shí)，存在著通用器件的功能定義問題。為了使系統(tǒng)的功能在器件之間進(jìn)行合理的分配，充分、有效地利用芯片資源，并使系統(tǒng)設(shè)計(jì)簡(jiǎn)單、清晰，在軟件無線電體系結(jié)構(gòu)的基礎(chǔ)上采用了分層的設(shè)計(jì)方法，將系統(tǒng)的結(jié)構(gòu)分為三層：接口層、配置層和處理層。

（１）接口層

接口層用來與外界通信，控制整個(gè)系統(tǒng)的工作模式。接口采用ＤＳＰ的主機(jī)并口（ＨＰＩ）。圖１所示的外部控制器為ＰＣ機(jī)，即ＰＣ機(jī)的并口與ＤＳＰ的ＨＰＩ口相連并通信，將系統(tǒng)工作模式的控制參數(shù)傳遞給ＤＳＰ。需要指出：任意帶并口通信方式的器件或儀器均可代替ＰＣ機(jī)，控制系統(tǒng)的工作模式。

    （２）配置層

配置層用來給處理層配置參數(shù)，由通用ＤＳＰ完成。ＤＳＰ根據(jù)其主機(jī)并口接收到的控制參數(shù)調(diào)用相應(yīng)的程序，計(jì)算出配置層所需要的各個(gè)參數(shù)值，并產(chǎn)生相應(yīng)的時(shí)序信號(hào)，將計(jì)算結(jié)果配置給可編程器件ＦＰＧＡ和 數(shù)字上變頻器。

（３）處理層

處理層由ＦＰＧＡ、數(shù)字上變頻器和Ｄ／Ａ轉(zhuǎn)換器組成。當(dāng)ＦＰＧＡ和數(shù)字上變頻器的參數(shù)配置完后，處理層脫離配置層單獨(dú)工作。由ＦＰＧＡ產(chǎn)生對(duì)應(yīng)特定比特流、特定調(diào)制方式的Ｉ、Ｑ信號(hào)，并產(chǎn)生特定的時(shí)序信號(hào)將Ｉ、Ｑ信號(hào)寫入數(shù)字上變頻器完成調(diào)制過程，再由Ｄ／Ａ轉(zhuǎn)換器將數(shù)字信號(hào)變?yōu)?a href="http://www.asorrir.com/analog/" target="_blank">模擬已調(diào)信號(hào)輸出。

１．２ 系統(tǒng)的工作過程

系統(tǒng)的工作過程和圖２所示。

系統(tǒng)的初始狀態(tài)是ＤＳＰ等待主機(jī)接口（ＨＰＩ）中斷。當(dāng)ＤＳＰ接收到主機(jī)接口中斷后，調(diào)用中斷程序。這個(gè)中斷程序?qū)⑹梗模樱袌?zhí)行以下幾步：

（１）首先將ＤＳＰ的ＸＦ腳置高，這個(gè)信號(hào)變低可以使處理層退出工作狀態(tài)，進(jìn)入?yún)?shù)配置狀態(tài)，同時(shí)放棄總線，并使ＤＳＰ獲得總線控制權(quán)；

（２）ＤＳＰ從主機(jī)并口接收控制系統(tǒng)工作模式的有關(guān)參數(shù)；

（３）ＤＳＰ計(jì)算處理層需要的各項(xiàng)參數(shù)；

（４）ＤＳＰ將參數(shù)寫入處理層相應(yīng)的地址；

（５）ＤＳＰ將ＸＦ腳置低，放棄總線控制權(quán)，并使處理層接管總線，進(jìn)入工作狀態(tài)。

（６）ＤＳＰ重新進(jìn)入等待主機(jī)接口中斷狀態(tài)。系統(tǒng)隨時(shí)可以根據(jù)需要改變工作模式，重新配置參數(shù)。

２ 硬件實(shí)現(xiàn)

系統(tǒng)的硬件結(jié)構(gòu)比較簡(jiǎn)單，與總體方案框圖的結(jié)構(gòu)基本相同。主要器件有：ＴＩ公司的ＤＳＰ芯片ＴＭＳ３２０ＶＣ５４０２、ＡＬＴＥＲＡ公司的ＦＰＧＡ芯片ＥＰＦ１０Ｋ３０ＲＣ２４０、ＨＡＲＲＩＳ公司的數(shù)字上變頻器ＨＳＰ５０２１５和Ｄ／Ａ轉(zhuǎn)換器ＨＩ５７４１。

２．１ 接口設(shè)計(jì)

本設(shè)計(jì)充分考慮了系統(tǒng)與外界接口的設(shè)計(jì)?熏使系統(tǒng)具有很好的開放性和靈活性。

ＴＭＳ３２０ＶＣ５４０２的８－ｂｉｔ并行主機(jī)接口包含了許多控制信號(hào)線，使得它可以通過兩個(gè)觸發(fā)器與２５針的并口直接相連。外部的設(shè)備或器件可以通過這個(gè)并口方便地控制系統(tǒng)的工作模式和狀態(tài)。

在ＥＰＦ１０Ｋ３０的內(nèi)部邏輯設(shè)計(jì)中，有一個(gè)隨機(jī)比特流產(chǎn)生模塊，在這個(gè)模塊中也設(shè)計(jì)了比特流信號(hào)的輸入接口，使系統(tǒng)既可以對(duì)自身產(chǎn)生的比特流進(jìn)行調(diào)制，也可以對(duì)外部輸入的比特流進(jìn)行調(diào)制。

另外，在ＥＰＦ１０Ｋ３０和ＨＳＰ５０２１５的參考時(shí)鐘輸入引腳也設(shè)計(jì)了外部接口，通過這些接口可以用外部時(shí)鐘信號(hào)方便地控制系統(tǒng)工作的參考時(shí)鐘，適應(yīng)用戶的需求。

２．２ 總線控制

總線控制包括兩個(gè)方面：總線的電平轉(zhuǎn)換和總線控制權(quán)交接。

由于ＨＳＰ５０２１５和ＥＰＦ１０Ｋ３０均為＋５Ｖ ＴＴＬ器件，而ＴＭＳ３２０ＶＣ５４０２的管腳為＋３Ｖ ＴＴＬ電平，因而需要進(jìn)行電平轉(zhuǎn)換。所使用的芯片為帶三態(tài)輸出的電平轉(zhuǎn)換芯片ＳＮ７４ＬＳ１６２４４和ＳＮ７４ＬＳ１６２４５。前者為單向芯片，用于地址總線；后者為雙向芯片，用于數(shù)據(jù)總線。

從圖１可以看出，系統(tǒng)某些信號(hào)線存在著復(fù)用的問題。這些信號(hào)線包括：ＨＳＰ５０２１５的數(shù)據(jù)、地址總線和寫控制信號(hào)線ＷＲ。它們同時(shí)與ＤＳＰ和ＦＰＧＡ的相應(yīng)信號(hào)線相連，因此必須要處理好總線沖突問題。圖３為總線控制電路設(shè)計(jì)。

由圖３可以看到，ＤＳＰ的ＸＦ、ＨＯＬＤＡ和ＨＯＬＤ信號(hào)作為握手信號(hào)與ＥＰＦ１０Ｋ３０中的總線控制模塊相連。其中ＸＦ是ＴＭＳ３２０ＶＣ５４０２的外部標(biāo)志信號(hào)，可以用指令“ＳＳＢＸ ＸＦ”或“ＲＳＢＸ ＸＦ”將其置高或置低。當(dāng)ＤＳＰ放棄總線時(shí)，將ＸＦ置低，此時(shí)ＦＰＧＡ將ＨＯＬＤ置低，使ＤＳＰ進(jìn)入ＨＯＬＤ狀態(tài)，當(dāng)ＨＯＬＤＡ也變低后，ＦＰＧＡ占用總線。當(dāng)ＤＳＰ要回總線時(shí)，將ＸＦ置高，此時(shí)ＦＰＧＡ立即放棄總線，同時(shí)將ＨＯＬＤ腳置高，使ＤＳＰ退出ＨＯＬＤ狀態(tài)。另外，ＤＳＰ的ＨＯＬＤ信號(hào)的非信號(hào)與總線電平轉(zhuǎn)換芯片的使能信號(hào)相連。這樣可以保證不存在總線沖突問題。ＨＳＰ５０２１５的寫控制信號(hào)ＷＲ也做類似的處理。

３ 軟件設(shè)計(jì)

系統(tǒng)的軟件設(shè)計(jì)包括兩大部分：ＦＰＧＡ的內(nèi)部邏輯和控制設(shè)計(jì)以及系統(tǒng)的參數(shù)計(jì)算和配置。ＦＰＧＡ的內(nèi)部設(shè)計(jì)主要完成從基帶比特流信號(hào)產(chǎn)生一直到對(duì)應(yīng)不同調(diào)制方式、不同信息比特、不同碼速率的Ｉ、Ｑ信號(hào)的產(chǎn)生，另外還包括總線控制邏輯和片選信號(hào)產(chǎn)生等。

系統(tǒng)的參數(shù)包括三個(gè)部分：傳送到ＤＳＰ的ＨＰＩ口的系統(tǒng)工作模式控制參數(shù)、ＦＰＧＡ的內(nèi)部參數(shù)、數(shù)字上變頻器的參數(shù)。系統(tǒng)的參數(shù)結(jié)構(gòu)可以用圖４表示。

系統(tǒng)的工作模式控制參數(shù)主要有如下三個(gè)：調(diào)制方式、基帶比特流速率和載波頻率。這三個(gè)參數(shù)由外部控制器通過并口傳遞給ＤＳＰ的ＨＰＩ口。它們處在最頂層，是確定下層各個(gè)參數(shù)的基本依據(jù)。

ＦＰＧＡ內(nèi)部參數(shù)也有三個(gè)：基帶比特流速率與ＦＰＧＡ參考時(shí)鐘頻率的比值、基帶比特流串并轉(zhuǎn)換的位數(shù)和ＩＱ信號(hào)在查找表中的起始地址。這三個(gè)參數(shù)分別由基帶比特流速率和調(diào)制方式?jīng)Q定。

成形濾波器參數(shù)對(duì)于根升余弦或升余弦濾波器而言也有如下三個(gè)：滾將系數(shù)α、內(nèi)插倍數(shù)ＩＰ和跨越的碼元周期數(shù)目ＤＳ。這三個(gè)參數(shù)是中間參數(shù)，它們并不會(huì)直接配置到數(shù)字上變頻器中，而是計(jì)算成形濾波器系數(shù)的參數(shù)。根據(jù)系統(tǒng)的工作模式控制參數(shù)，可以確定最佳的成形濾波器參數(shù)。

數(shù)字上變頻器參數(shù)，即ＨＳＰ５０２１５的內(nèi)部參數(shù)，數(shù)目比較多，包括：重采樣頻率高、低位控制字；載波頻率高、低位控制字；調(diào)制方式控制字；增益控制字；ＦＩＦＯ深度控制字；成形濾波多項(xiàng)式控制字（包括ＤＳ和ＩＰ）；復(fù)位控制字；同步啟動(dòng)控制字以及Ｉ、Ｑ兩路各２５６個(gè)成形濾波器系數(shù)。總共需要配置的參數(shù)為５２２個(gè)。這些參數(shù)分別根據(jù)系統(tǒng)的工作模式參數(shù)和成形濾波器參數(shù)確定。

正確計(jì)算出上述各個(gè)參數(shù)，并正確地配置到芯片ＥＰＦ１０Ｋ３０和ＨＳＰ５０２１５內(nèi)部，就可以得到正確的已調(diào)信號(hào)。

４ 測(cè)量結(jié)果

本次實(shí)驗(yàn)用實(shí)時(shí)頻譜分析儀ＴＥＫ３０８６對(duì)系統(tǒng)所產(chǎn)生的各種已調(diào)信號(hào)進(jìn)行了觀測(cè)，圖５給出部分觀測(cè)結(jié)果，包括ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫ和ＧＭＳＫ。

圖５中各種已調(diào)信號(hào)的基帶Ｉ、Ｑ信號(hào)的符號(hào)速率均為５ｋｓｐｓ，載波頻率均為１ＭＨｚ。每個(gè)圖中又包含四個(gè)小圖。左上角為中頻信號(hào)的頻譜圖；右上角為星座圖；左下角為Ｉ路信號(hào)的眼圖；右下角為Ｑ路信號(hào)的眼圖。眼圖的張開度以及星座圖中各個(gè)矢量點(diǎn)的離散程度（矢量幅度誤差的大小），表明了系統(tǒng)碼間干擾和噪聲的大小，也是衡量調(diào)制器性能的兩個(gè)重要參數(shù)。圖５（ａ）、（ｂ）、（ｃ）采用根升余弦成形濾波器，內(nèi)插倍數(shù)ＩＰ＝１６，跨越的碼元周期數(shù)目ＤＳ＝４，滾降系數(shù)分別為：０．５、０．７和０．７。圖５（ｄ）采用高斯成形濾波器，ＩＰ＝１６，ＤＳ＝５，ＢＴ＝０．３。比較這四個(gè)圖可知：ＢＰＳＫ和ＧＭＳＫ已調(diào)信號(hào)的眼圖張開度最大，矢量幅度誤差最小，信號(hào)性能最好，ＱＰＳＫ信號(hào)次之，８ＰＳＫ信號(hào)眼圖張開度最小，矢量幅度誤差最大，與理論分析一致。從測(cè)量的結(jié)果來看，系統(tǒng)具有較好的性能，有一定的實(shí)用價(jià)值。

實(shí)驗(yàn)證明這種基于軟件無線電的多功能調(diào)制器的總體方案以及內(nèi)部的軟、硬件設(shè)計(jì)是正確和可行的，系統(tǒng)具有良好的開放性、通用性和可擴(kuò)展性，得到的已調(diào)信號(hào)性能良好。

根據(jù)系統(tǒng)的工作模式要求，計(jì)算出最優(yōu)的處理層參數(shù)，就會(huì)得到性能最佳的已調(diào)信號(hào)。此外，如果在Ｄ／Ａ后面再加一級(jí)放大電路，增大信號(hào)的發(fā)射功率，輸出的已調(diào)信號(hào)會(huì)有更好的性能。