問題描述

在做一些項目的時候，拿到算法模型之后，開始進行FPGA代碼的實現，在最開始的實現過程中，由于缺乏經驗，往往只考慮實現功能，在資源的使用上不夠“摳”，耗費了大量的LUT、FF、RAM、BUFG、DSP等各種資源，造成的后果：

1，資源使用超標，超過FPGA芯片資源總量，無法編譯通過；

2，資源使用過量，使得資源余量較低，布局布線困難，容易產生時序問題；

3，資源使用過量，雖然時序沒有問題，但資源使用過多，會使整個FPGA芯片的功耗增大，從而造成整個硬件模塊的功耗增大，不僅會增大能耗，耗費成本，如果此時設備散熱不好，在一定的高溫條件下，會使芯片及設備功能異常，無法進行工作。

因此，在使用FPGA進行算法實現，及編碼過程中，在設計初期就必須考慮降低功耗。

解決方法

一般來說，對于FPGA芯片，使用的資源越多，功耗越大；使用的時鐘頻率越高，功耗越大。而資源和時鐘，也就分別代表了我們經常說的FPGA的面積和時間，這兩個東西往往是矛盾的，所以這也涉及到FPGA的“哲學”問題——面積和時間的平衡。

我簡單回顧了一下，以往使用到的降功耗的策略（不夠完整，想起了再加；不夠細節，有些策略涉及到具體代碼才能體現），主要有以下部分：

1、巧用RAM

RAM一般是資源中較為吃緊的資源，我之前碰到過的瓶頸一般都在RAM，對于RAM來說，數據位寬很重要，合理的位寬會減少RAM的使用，比如兩個1bit的RAM，例化兩個分開的RAM，就不如拼起來用一個2bit的RAM。

而對于18kRAM來說，2bit位寬也是極大的浪費，用滿18bit位寬應是最佳的選擇。

在深度較低時，還可以適當選用RAM－based shift Register。

2、懂得復用

在處理時鐘較高的情況下，可以對某些模塊進行分時復用，這樣雖然只例化了少量模塊，但在一定時間內，可以通過高處理時鐘，多次利用該模塊進行運算。

這樣就可用少量資源實現多次運算，減少例化，通信工程中的數字同步往往利用了該原理。

3、降低時鐘頻率

除非有特別高的處理要求，否則在設計初期，如果時鐘頻率能夠滿足要求，則不建議采用更高的處理時鐘頻率，頻率越高，帶來的功耗影響是很大的。

在高處理時鐘頻率下，布局布線也容易產生時序問題。而在一些對性能要求很高的通信系統中，處理時鐘頻率往往是很高的，這就對工程師的編碼能力提出了更高的要求，在編碼初期就要考慮如何寫代碼，才能讓時序更優。

4、學會關閉時鐘

對于vivado工程來說，善用時鐘的BUFGCE功能，在某些模塊不需要進行運算的時候，直接關閉該模塊的時鐘，將帶來極大的功耗收益。

但該方法力求精準，不注意的話將引起功能問題。

5、學會關閉模塊功能

對于整個硬件模塊來說，在控制上，對于閑置的硬件模塊或外圍器件，要學會關閉，進行模塊級的功耗最優化。

6，降采樣率

一般來說，對于數字接收處理中的某些步驟(如幀同步等)，采樣率越高，性能越好，而相對而言，采樣率越高，資源消耗越大。這時就需要找到最佳的采樣率，達到性能與資源的平衡，采樣率達到一定程度，使得幀同步不再是性能瓶頸，則可以采用。

7，不寫冗余邏輯

毫無疑問，冗余的邏輯會增加資源的負擔，從設計的角度，多考慮下不同的方法，找到最合適最簡單的方法，也許有些多余的模塊直接就可以省下。一千個人有一千個哈姆雷特，多和有經驗的人學習。

8，學會資源之間互相轉化，合理配比

資源之間是可以互換的，RAM，LUT，FF之間都可以互換，如果某一項資源緊張，則可以考慮用其他資源代替。資源之間保持合理配比，如LUT和FF的比例一般為2：1最好。

9，減少不必要的大功率接口組件

有些接口組件如GTX等，功率消耗較大，特別是在線速率較高時，因此應盡量減少使用數量。

10，。。。

這會只想到這么多，后面想起再加吧。

審核編輯：劉清