在針對大批量應用開發系統時，要考慮的一個重要因素是成本。有多個方面會影響總體擁有成本，而不僅僅是每個元器件的價格。這包括硅片的功耗要求、材料（BOM）總成本、設計和測試系統的工程師的效能等。選擇FPGA供應商很重要，要考慮影響系統成本的方方面面，這體現在整個產品設計周期中。

Altera Cyclone V FPGA通過多種方法幫助設計人員降低系統總成本。設計人員不僅受益于TSMC的28-nm低功耗（28LP）制造工藝，而且還受益于Cyclone V器件系列內置的體系結構，以及Altera設計工具輔助系統所提供的強大的高效能工具。采用Cyclone V FPGA，用戶不僅實現了業界最低的總體擁有成本，而且，還獲得了型號最全的低成本器件——從25K邏輯單元（LE）到301K LE，以及不到100K LE的唯一28-nm解決方案。

引言

以少勝多——降低成本和功耗，提高效能，使您的產品能夠更快的運行。這些棘手的難題是設計工程師目前所必須面對的。好在Altera的28-nm系列產品提供定制方法來解決這些問題。

采用TSMC的28LP工藝以及線鍵合封裝，在所有28-nm FPGA中，Cyclone V FPGA前所未有的同時實現了高性能、低系統成本和最低功耗。Cyclone V FPGA系列有六種目標型號：僅含邏輯的（E）型號、基于3G收發器的（GX）型號、基于5G收發器的（GT）型號，以及這些型號的SoC衍生產品（即，分別是SE、SX和ST），每一型號都含有集成雙核ARM？ Cortex？-A9 MPCore？應用級處理器。每一器件型號集成了豐富的硬核知識產權（IP）模塊，幫助您突出產品優勢，以少勝多。與前幾代體系結構相比，所采用的先進技術包括，自適應邏輯模塊（ALM）、精度可調數字信號處理（DSP）模塊、分段式鎖相環（fPLL）、硬核存儲器控制器，等等，這只是所舉的幾個例子而已。

與以前的Altera器件系列以及競爭28-nm FPGA相比，您采用Cyclone V FPGA能夠大幅度降低總體擁有成本。成本優勢源自TSMC的28LP制造工藝，器件豐富的體系結構特性，以及Altera的多種高效能設計工具。Cyclone V FPGA是各類市場應用的最佳選擇，包括，工業、通信、軍事以及汽車等。

利用TSMC的28LP制造工藝來降低設計成本

Altera在28-nm采用了雙管齊下的制造策略，對于需要盡可能提高帶寬的系統，使用TSMC的28-nm高性能（28HP）工藝，對于低成本和低功耗應用，則采用28LP工藝。Stratix？ V FPGA采用了28HP工藝，而Arria？ V和Cyclone V FPGA都采用了LP工藝。對于任何電子系統，降低功耗當然也就意味著降低了運營成本以及總體擁有成本。

根據不同的工藝粒度，用戶可以選擇最合適的產品來滿足他們的需求。TSMC是Altera的代工線合作伙伴，該公司認為：“采用多技術平臺上的解決方案，用戶能夠更好的發揮靈活性優勢，推出性能最好的產品?！毕鄬τ诟偁?8-nm產品所使用的“能夠滿足所有需求”的方法，提供多種產品更適合用戶。采用一種制造工藝，無法簡單的同時優化實現低功耗和高性能。即使是目的性最強的分級策略也無法解決單一工藝功耗分級會對性能有不利影響，以及性能分級對功耗有不利影響這一兩難問題。而且，對于用戶而言，分級策略有可能增加系統成本，帶來明顯的計劃和供應風險。

相反，Cyclone V FPGA中使用的成本最優28LP工藝定制滿足了低成本和低功耗應用需求。通過采用各種技術，包括使用比28HP工藝更長的柵極溝道等，它同時降低了泄漏電流和動態電流。通過使用比28HP工藝更傳統的金屬工藝以及線鍵合封裝技術，進一步降低了成本。與倒裝焊封裝相比，線鍵合封裝使用戶在每一型號上節省了大約5美元。Altera的收發器設計專長反映在高速串行接口的高可靠性和低功耗上。在早期功耗估算基準測試中，與Cyclone IV FPGA相比，Cyclone V FPGA展示出明顯的低功耗優勢（圖1），總功耗比Xilinx Artix-7 FPGA低40% （圖2）。

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Altera的全系列低成本28-nm產品提高了設計靈活性

從系統設計的角度看，某一FPGA系列提供多種器件密度選擇有很大的優勢。Cyclone V FPGA的系列型號容量從25K LE到301K LE，在低成本28-nm器件市場上具有明顯的優勢。這樣，設計人員可以在較小的型號上進行設計，如果產品范圍拓展了，以后則可以移植。同樣的，如果設計規模變小了，他們還可以使用更小的器件。一般而言，如果在設計周期的中間階段改換器件系列來處理這類工程更改（ECO），其時間和資源成本都非常高。Cyclone V系列有豐富的縱向移植選擇，Altera提供了最全面、性價比最高的低成本FPGA器件。

Cyclone V FPGA體系結構降低了設計成本

Altera的28-nm體系結構通過多種方式降低了設計成本。核心架構提高了邏輯效率，是目前密度最高的互聯結構。硬核IP實現了高性能，提高了靈活性，而且縮短了設計時間。經過優化后的收發器具有同類最佳的信號完整性，減少了調試時間。僅使用兩種電壓軌，因此，電源分配網絡成本更低，更容易設計。采用fPLL，支持合成任意頻率的時鐘，不需要昂貴的振蕩器，智能引腳布局提高了器件的可布線能力，增強了信號完整性。

內核架構和布線提高了邏輯效率

Cyclone V FPGA采用了創新的內核架構來高效實現邏輯和DSP功能。據估算，與前幾代技術相比，由于提高了邏輯利用率，僅增強內核就能夠使設計人員在每一型號上節省20美元。

Cyclone V體系結構的基本構建模塊是ALM。它包括一個8輸入分段式查找表（LUT）以及兩個加法器和四個寄存器——都緊密封裝在一起，提高了性能，能夠很好的使用硅片面積。這一體系結構與Altera的高端器件相類似，是Cyclone IV FPGA的繼承發展，其基本構建模塊是LE，具有4輸入LUT以及一個寄存器。ALM結合緊密封裝，不僅提高了硅片的性價比，而且更容易實現時序收斂，特別是需要大量寄存器和流水線的設計。Cyclone V系列提供等價的301K-LE，以垂直臨近邏輯陣列模塊（LAB）的形式排列，每一LAB有10個ALM。由適配器自動配置ALM （由Altera的Quartus？ II開發軟件提供），實現應用所需要的純組合或者算術功能。

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Cyclone V FPGA具有新的嵌入式存儲器模塊，即，M10K。這一存儲器模塊體積小于競爭體系結構中的嵌入式存儲器模塊，從而提高了粒度，單位硅片面積提供更多的存儲器端口，很少浪費模塊。片內存儲器體系結構非常適合需要大量DSP的應用，例如電機控制、演播設備和3D電視等。為能夠高效的低成本處理寬淺緩沖和延時單元，Cyclone V器件還提供了更小的640位MLAB模塊。

Cyclone V FPGA還采用了高性能精度可調DSP模塊。利用Altera創新的DSP模塊以及有限沖擊響應（FIR）濾波器專用系數塊和反饋通路，設計人員能夠獨立配置每一乘法器的精度，從9x9到27x27位，具體取決于應用需求。通過這一功能，Cyclone V FPGA實現了設計人員在應用時所要求的精度合適的乘法器，支持設計人員盡可能采用最高效的硬件。

例如，一個簡單視頻處理應用只需要9位精度，而一些高端彩色系統則需要24位。對于9位視頻應用，一個模塊可以分成三個9位乘法器，將DSP模塊的效率提高了三倍。一個精度可調模塊能夠高效的滿足所有這些范圍要求。從而支持設計人員讓FPGA資源來適應其算法，而不是讓算法來適應有限的資源要求。

硬核IP實現了高性能，提高了靈活性，而且縮短了設計時間

Altera在固定硅片中增強了某些常用的IP模塊（例如，雙倍數據速率存儲器控制器、協議堆棧，甚至是嵌入式ARM處理器），釋放寶貴的可編程邏輯資源，用于實現其他邏輯功能，從而提高了性能，降低了功耗和成本。作為一個例子，PCI Express？ （PCIe？）協議堆棧需要大約150K LE作為軟核實現，在硬核模塊中則只需要三分之一的器件面積。采用競爭技術和工具嘗試實現PCIe內核的用戶會發現，使用Altera硬核IP結合Qsys系統集成工具，在設計和調試時間上平均能夠節省6個星期的時間。這對于設計團隊而言意味著大幅度降低了成本。

Altera還在FPGA中引入了第一種PCIe多功能支持。這一技術簡化了不同外設之間對PCIe鏈路帶寬的共享。支持8種功能，PCIe多功能支持將多個單一功能端點集成到一個多功能端點中。這縮短了開發時間，能夠節省20K LE。

利用PCIe多功能，設計人員能夠很好的定制業界標準處理器和駐留在FPGA邏輯中特有的多種外設。而且，支持多功能后，設計人員可以使用標準操作系統（OS）驅動軟件，在FPGA的外設上共享PCIe鏈路帶寬。沒有多功能支持時，開發過程中的一項主要工作是定制驅動軟件以實現這種資源共享功能。而且，多功能支持不需要多個軟核或者硬核PCIe內核，將其集成到了一個多功能PCIe端點中，從而有效降低了成本。

硬核IP最早出現在Altera的40-nm器件中，作為PHY層單元，因此，不再需要外部高性能串行I/O電路板元器件。在Altera 28-nm器件中，嵌入式硬核IP模塊實現了ASIC的成本、性能和功耗特性，不會犧牲設計靈活性。例如，可以在Cyclone V GT器件中配置PCIe硬核IP模塊來支持PCIe Gen1或者Gen2。此外，Cyclone V FPGA還提供兩個硬核PCIe內核——是競爭器件的兩倍。與軟核邏輯實現相比更強的優勢是，硬核IP模塊功耗降低了65%，而性能提高了50%，表1列出了Cyclone V FPGA中的硬核IP功能，以及通過硬核實現所節省的資源量。

成熟可靠的收發器，針對各種數據速率進行了優化，縮短了調試時間

Altera的28-nm系列產品引入了模塊化收發器，支持設計人員滿足實際應用的器件性能需求。在Altera所有28-nms FPGA系列中，這種收發器使用了相同的基本體系結構，最大工作速率從3.125-Gbps直至28-Gbps。正如Stratix V和Arria V器件一樣，Cyclone V收發器能夠在幾種不同的速率設置之間動態切換，可以降速來降低功耗。這種選擇功能為降低系統平均功耗提供了一種方法，在空閑時，收發器工作在最小速率，根據需要切換到高速工作。

如果I/O擴展等應用只需要5-Gbps或者速率更低的收發器，那么，不會出現28-Gbps工作時大型晶體管那樣的功耗和成本。相反，收發器以最低功耗和最低成本實現了3.125-Gbps和5-Gbps性能，Cyclone V FPGA系列能夠很好的適應設計。與Stratix V和Arria V器件中的收發器相似，Cyclone V FPGA收發器支持多種協議，包括，3G SDI、千兆以太網（GbE）、CPRI、Display Port、PCIe、Serial ATA （SATA）和Serial RapidIO？等。Altera收發器信號完整性以及通過收發器工具包實現的實時調試功能，能夠節省數星期的電路板開發和調試時間。

關于收發器工具包的詳細信息，請參考Altera網站的收發器工具包 《www.altera.com/products/software/quartus-ii/transceiver/swf-transceiver-toolkit.html》頁面。

僅采用兩種電壓軌，簡化了電源分配，降低了成本

在所有低成本FPGA中，Cyclone V FPGA需要的電壓軌數量最少。它們有內置片內電壓穩壓器，因此，您只需要使用兩種電壓軌來同時支持邏輯和收發器電源。這樣，可以不需要板上電壓穩壓器，避免了布線擁塞，減少了所需的電路板層數，從而簡化了電路板設計。競爭器件至少需要三種電壓軌來支持內核、I/O和收發器邏輯。額外的電源軌需要增加元件以及PCB面積，還可能會帶來布線擁塞問題，因此，在您的電路板開發預算中，成本可能會增加10到30美元。

fPLL可合成任意頻率，不需要額外的振蕩器

Altera 28-nm器件的通用鎖相環是fPLL，它具有高級分段式頻率合成以及M/N頻率實現功能。在標準PLL中，M和N值都是整數。Altera采用了delta-sigma調制器，并在反饋通路中使用了32位M和N值，支持反饋M分頻器采用分段值。這支持實現精確的頻率合成功能。能夠合成任意時鐘頻率，fPLL可以替代電路板上的振蕩器，從而降低了電路板成本，減小了電路板面積。

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智能引腳布局提高了可布線能力，縮短了調試時間

Cyclone V FPGA以最低的開發成本提供最好的信號完整性。采用了常規棋盤式電源和地模式，簡化了布板。此外，器件左側是常規的收發器布局，并進行重復，而接收器總是在外部，從而實現了最佳信號完整性。還盡量遠離收發器放置存儲器I/O引腳，相對于收發器進行屏蔽。Altera的方法是，首先通過避免引腳布局問題，減少在耗時的調試過程上的投入。

Altera系統設計工具降低了總體擁有成本

Altera的集成設計環境，包括Quartus II軟件，為FPGA業界提供最先進的工具集，降低了開發成本，縮短了產品面市時間。采用Quartus II軟件，從概念構思到產品，您能夠迅速高效的設計整個FPGA。它提供類似ASIC的時序收斂工具（TimeQuest時序分析器），支持很多在系統調試功能。其高效能特性包括，Qsys系統集成工具、系統控制器、收發器工具包，以及DSP Builder和SoC虛擬目標軟件平臺。

采用Qsys實現系統集成

Qsys是下一代SOPC Builder工具，用于幫助設計人員構建并調整系統。Qsys支持用戶開發的以及商用IP模塊的快速集成，加速了您的設計流程，提高了效能。而且，Qsys支持分層設計，簡化了大規模設計的管理，例如，很容易實現并測試具有數百個元件的系統，并且可以管理，方便進行設計重用。基于芯片網絡體系結構，以及自動流水線，其按鍵式性能互聯比SOPC Builder提高了2倍。最終，Qsys幫助設計人員縮短了數月的開發時間，在幾天而不是幾星期內實現PCIe等內核。

通過系統控制臺進行系統研究和調試

利用系統控制臺這一工具，用戶可以使用系統級會話功能，通過方便簡單的軟件應用編程接口（API），在命令行或者系統控制臺圖形用戶界面（GUI）中，采用腳本，或者交互式運行，在更高的抽象級上實時調試FPGA。系統控制臺非常適合電路板開發等任務，使設計人員能夠通過JTAG或者TCP/IP來使用和控制FPGA硬件，從而節省了數星期的時間。

采用具有高級模塊庫的DSP Builder進行DSP應用設計

利用DSP Builder，您可以采用世界上最知名的DSP設計工具MATLAB？ Simulink？來設計FPGA。采用這一設計工具，您能夠繼續停留在自己熟悉的EDA環境中，使用易于理解的原理圖輸入工具進行設計，針對目標Altera FPGA自動生成可綜合RTL代碼。您甚至可以直接從MATLAB環境中，在Quartus II軟件中編譯設計，不需要預先學習Verilog或者VHDL便能夠開發FPGA設計。相對于個人和FPGA設計專家的投入，從工程系統級（ESL）設計環境到FPGA設計環境的無縫集成能夠節省設計團隊大量的投入。

DSP Builder為Simulink提供兩種主要插件，基本模塊庫和高級模塊庫，支持您拖動組件，把它們鏈接在一起，并進行仿真。兩種模塊庫都支持您將可綜合組件放到Simulink原理圖瀏覽器中。采用高級模塊庫，DSP Builder會自動對您的數據通路進行流水線處理，滿足您的fMAX目標要求，盡可能重新使用模塊。

SoC虛擬目標

Altera SoC FPGA虛擬目標是對Cyclone V SoC FPGA中的雙核ARM Cortex-A9 MPCore嵌入式處理器開發系統的快速功能仿真。這一全面的原型開發工具“開箱即用”，在PC上運行，啟動Linux操作系統，對實際開發電路板進行建模。虛擬目標與其仿真的實際硬件二進制和寄存器兼容，支持器件專用產品軟件的開發，獲得實際硬件后，不用修改就能夠在硬件中運行。采用虛擬原型開發工具，您可以在具備硬件之前迅速開始軟件開發，進一步提高軟件團隊的效能和軟件質量。

為能夠全面的表示Altera SoC FPGA器件，虛擬目標還采用了基于PC的仿真FPGA擴展功能，名為環路FPGA。如圖5所示，擴展環路FPGA支持虛擬目標與Altera商用FPGA開發電路板的連接，在這些電路板上，您可以實現自己的定制IP，與虛擬目標其他組件一起運行。利用這一特性，您可以采用定制外設和硬件加速器等FPGA硬件來測試您的軟件。

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集成實例——采用Cyclone V FPGA的汽車分析

Cyclone V FPGA適用于很多應用。目前發展很快的一種應用是汽車分析。Cyclone V FPGA的低擁有成本以及強大的功能特性非常適合這一應用領域。在進行串行視頻數據處理時，需要進行大量的計算，需要很多存儲器，這都可以利用硬核存儲器控制器、高速串行收發器、fPLL以及豐富的內部邏輯和存儲器資源等硬件特性。

此外，用戶利用Altera的視頻和圖像處理（VIP）包很容易在Qsys中開發復雜視頻處理系統。圖6顯示了汽車中的一個視頻數據集成實例。在這一環境中可以高效的使用Cyclone V FPGA，這是因為它提供了高清晰功能和其他視頻處理特性，例如，縮放和目標探測，不但成本低而且功耗也低。

結論

Cyclone V FPGA降低了總體擁有成本。TSMC的28LP工藝設計用于盡可能降低功耗，同時也是成本最低的28-nm制造工藝。低功耗意味著提高了用戶價值鏈的系統可靠性，延長了系統壽命，降低了運營總成本。此外，Cyclone V FPGA還有很多體系結構優勢，有利于降低系統成本，這包括，硬核存儲器控制器、高效的邏輯和布線資源、fPLL、精度可調DSP模塊，以及最少的電壓軌需求等。而且，Quartus II軟件帶有Qsys和系統控制臺功能、DSP Builder和SoC虛擬目標平臺，支持您高效方便的設計Cyclone V FPGA。對于FPGA設計人員，Altera硅片和設計工具協同工作，實現了最低的總體擁有成本。

責任編輯：gt