摘要 隨著器件尺寸的持續減小，以及在器件的制造中不斷使用新材料，對晶圓級可靠性測試的要求越來越高。在器件研發過程中這些發展也對可靠性測試和建模也提出了新的要求。為了滿足這些挑戰需要開發更快、更敏感、更具靈活性的可靠性測試工具。

　　隨著集成電路技術的持續發展，芯片上將集成更多器件，芯片也將采用更快的時鐘速度。在這些要求的推進下，器件的幾何尺寸將不斷縮減，并要求在芯片的制造工藝中并不斷采用新材料和新技術。這些改進對于單個器件的壽命來說影響非常大，可能造成局部區域的脆性增加、功率密度提高、器件的復雜性增加以及引入新的失效機制。從前制造器件壽命達100年的工藝在縮減尺寸之后制造的器件可能壽命不到10年——這些對于那些設計壽命為10年左右的產品來說無疑是個不利的消息。同時較小的容錯空間意味著壽命問題必須在設計的一開始就給予考慮，并且在器件的開發和制造過程中一直進行監控，這個過程需要持續到最終產品完成。時至今日，器件壽命上一個很小的變化可能帶來整個產品的徹底失敗。

　　盡管大部分可靠性測試都是在器件封裝級別上完成的，但許多IC制造商現在正在向晶圓級測試（WLT）轉移。這種轉移一般出于多方面考慮，包括將來把可靠性測試融入到晶圓的制造流程中。同已封裝好的失效器件相比，晶圓級可靠性（WLR）測試也節省了大量的時間、產能、金錢以及材料的損耗。其返工時間較短，可以直接從生產線中將失效的晶圓抽出并測試，而不需要先將這部分器件封裝之后再測試，封裝并測試的流程需要花上兩周的時間。由于大部分測試流程相似，保證了可靠性測試向WLT轉移的簡易性。

　　在半導體器件中，應力檢測是衡量器件運行壽命和損耗失效的常用方法。該測試關注的失效機制位于圖1所示典型失效率浴缸曲線的右側;這就是說，并不關注與器件初用期或制造期相關的失效。

　　通過應力檢測可以方便地做出曲線，并外推來預測器件的運行壽命。由于器件的壽命通常都是用年來度量的，因為需要采用一些手段來加速測試。最有效的方法是讓器件處于應力過載狀態，然后測量可以衡量性能降低的關鍵參數，將測得的參數外推得到器件的壽命。在圖2中，曲線的右下部分（實測數據）就是在高應力狀態下測得的。通過實測數據可以進行線性外推用于預測正常工作條件下器件的壽命（曲線的左上部）。

　　一般的WLR測試均使用應力測試技術，其中包括熱載流子注入（HCI）或溝道熱載流子、負偏壓溫度不穩定性（NBTI）、電遷移、時間相關介電層擊穿（TDDB）或電荷擊穿（QBD）。這些測試技術在主流CMOS器件的開發和工藝控制中運用得非常普遍（傳統HCI和NBTI測試的介紹請參見附文）。

　　新的尺寸縮減和新材料的使用要求對這些完備的測試方法進行修改，并且升級測試工具以適應新技術。下面給出兩個例子，一個是如何克服PMOS器件中與NBTI測試相關的挑戰，另一個是在使用高k柵極材料的晶體管中，如何克服與電荷俘獲現象相關的挑戰。

　　NBTI測試中的退化緩和

　　NBTI測試的特別之處在于其性能退化在去掉應力加載之后還可以恢復（圖3）。當柵極電壓（Vg）引入的應力卸載之后，漏極電流（Id）和閾值電壓（Vt）的退化會逐漸恢復并最終返回到起始的情況?；謴偷乃俣葘囟鹊囊蕾嚦潭群芨摺Ｔ谑覝叵峦耆謴偷那闆r也見諸報道。當恢復之后如果再次在柵極引入應力，性能退化將按照上次退化的曲線發展。但在較高溫度時，將有一部分退化的性能是無法抵消的，這種情況稱為退化鎖定。

　　在并行NBTI測試中，當應力卸載后Id 退化恢復過程的測量是一個極大的挑戰。傳統的測試方法需要花很長的時間來測試HCI退化，通常并行對器件加載應力，之后將應力源斷開，對器件進行順序測量（圖4）。這種方法有兩個問題：首先，從斷開應力源到開始測量需要一段時間，而在這段時間內一旦應力源消失退化的恢復實際已經開始了;其次，由于順序測量器件，其測量時間也不同，那么退化恢復的程度也有差異。對于最后一個測量的器件來說，測量時其退化程度可能是第一個被測器件的一小部分。這些缺點要求采用無應力轉換的開關、可以完成多器件并行測量的測試方法。另外還要求可以通過幾點測試數據估測Vt 的退化情況，而不是像傳統方法那樣必須使用整條Id-Vg 曲線來測量Vt 退化。

　　NBTI測試中，退化恢復的另一個常見問題同晶體管工作時是否能達到頻繁的開關狀態有關。因為只有在晶體管關斷的條件下，NBTI退化才能開始恢復。因此，如果使用傳統的DC應力和退化手段，如果晶體管一直處于開態，將不會有恢復現象出現，這樣將會導致低估晶體管的壽命。

　　一種解決這些動態恢復問題的方法是采用脈沖應力取代傳統的DC應力。使用這一技術，晶體管受到脈沖應力，其工作狀態在開態和關態之間交替轉換。這樣Vt的退化就成為脈沖頻率的函數。這種測試可以提供不同應用下器件恢復性能的重要信息。例如，開關頻率與晶體管在不同功能電路的使用頻率不同。NBTI退化與頻率的對應關系可以揭示出部分電路在測試前失效的情況。

　　高k柵極介電材料的電荷俘獲

　　盡管在最先進的工藝中采用高k材料有助于解決超薄柵介質層的漏電問題，但天下沒有免費的午餐。隨之而來的是很多個必須解決的技術難題。其中之一就是暫態電荷俘獲問題。當柵極處于偏壓狀態下，會發生暫態電荷俘獲并導致Vt漂移。在測量溝道載流子遷移率時，電荷俘獲問題還會引起漏極電流降低導致測得的載流子遷移率有偏差。另外，電荷俘獲還會影響到HCI、NBTI和TDDB測試中器件參數退化的測量。這是由于大部分觀察到的退化現象是由薄膜中電荷俘獲引起的，7但想要觀察的卻是器件參數真正的退化情況。

　　電荷俘獲問題是暫態的;也就是說其影響與時間的相關性很強。傳統的DC方法將不會，或很大程度上不會涉及到這個問題?，F在普遍采用脈沖激勵來研究暫態電荷俘獲現象。

　　圖5所示的是兩套不同的單脈沖電荷俘獲（SPCT）測量系統的原理圖。在每套系統中，晶體管的漏極接一定的偏壓，在將脈沖激勵加到柵極上。由柵極脈沖引起Id的變化被記錄在示波器上。圖中兩套系統的不同之處在于帶寬，圖5b中所示的系統帶寬很高，可以捕獲很快的脈沖反應（一直到數十納秒）。電荷陷阱一般對如此高速的脈沖都沒有反應。因此可以測量到將電荷俘獲現象降至最低的“凈”晶體管性能。圖6所示為分別使用長脈沖寬度（方波）和短脈沖寬度（三角波）測量SPCT的結果;在長脈沖寬度激勵的Id-Vg曲線中，磁滯現象即是由電荷俘獲造成的。在短脈沖激勵的SPCT測試中，也可以觀察到一些磁滯現象，這是由于薄膜在較短的時間里也俘獲了一部分電荷造成的。

　　在較短脈沖寬度情況下，電荷俘獲現象將會大大減弱，因此測得的Id比DC條件下測量值要高（圖7）。

　　如果將使用脈沖I-V曲線得到的數據帶入到模型中，計算所預測的溝道載流子遷移率會高一些，這更能反映這類高速開關晶體管的實際性能（即在實際使用時，晶體管受到電荷俘獲現象的影響并不是很大）。

　　針對不同應用范圍的晶體管，分別表征其電荷俘獲現象將會過于復雜。因此建模工程師們如果可以在設計時不考慮這一現象那將再好不過。如果可以在儀器的選擇和測試系統的搭建時，避免與DC或慢脈沖激勵相聯系的假象，那么測得的結果就已經足夠接近真實值了。這樣建立的模型可以用于操作條件的設計優化。另外，隨著沉積薄膜質量和消除電荷俘獲退化效應兩個方面不斷取得進展，工藝工程師們也需要可以表征和追蹤性能提高的測試手段。

　　除了在常規工作的晶體管中關注電荷俘獲現象外，還可以有意在柵極中引入應力造成電荷注入。這種現象被稱為電荷抽取。這樣做的目的是雙重的：首先，這樣可以控制注入電荷的數量;其次，可以確定界面的損壞是否是應力造成的，以及這些界面處的損壞如何影響介電層的電荷俘獲行為。當施加應力之后，可以用電荷抽取電流發現界面處是否有損壞。