隨著實時信號處理的速率不斷加快，數字電路系統的時鐘頻率也隨之增加。同時，半導體工藝的改進，也使得電路系統中信號邊沿速率提升到ns級甚至更高的級別。快速的信號邊沿變化使得電路信號產生振鈴、反射、串擾、地彈等許多信號完整性問題。而且，這個問題越來越嚴重。隨著電路中器件和芯片工作環境的惡化，電源受到的影響非常嚴重，電源系統的電磁兼容性設計變得更加富有挑戰性。研究電源系統的電磁兼容性設計非常有必要而且非常緊迫。

電磁兼容的相關知識

國家標準GB/T4765—1995《電磁兼容術語》對電磁兼容所下的定義：“設備或系統在其電磁環境中能正常工作且不對該環境中任何事物構成不能承受的電磁騷擾的能力。”

1 電源系統的電磁干擾方式

電源干擾的復雜性原因之一是包含了許多可變的因素。首先，電源干擾可以以“共模”或“差模”方式存在，這是根據電磁干擾噪聲對于電路作用的形態來進行劃分的，如圖1所示。任何電路中都存在共模和差模電流。共模和差模電流決定了傳播的電磁能量的大小。如果給定一對導線，一個返回參考平面，那么這兩種模式中至少有一種將會存在，但通常是共存。一般來說，差模信號攜帶數據或有用信息，而共模信號是差模信號的負面效果，不包含有用信息，是輻射的主要，解決起來相當的麻煩。

圖1共模與差模干擾示意圖

2電源系統的電磁干擾類型

造成電源干擾復雜性的第二個原因是干擾表現的形式很多，從持續期很短的尖峰干擾直至電網完全失電，其中也包括了電壓的變化（如電壓跌落、浪涌和中斷）、頻率變化、波形失真（包括電壓和電流的）、持續噪聲或雜波，以及瞬變等。我們根據國內外的抗擾度測試的一系列標準和實際應用中常常出現的問題，總結了電源干擾的常見起因，如表1所示。

3 電磁干擾的途徑

從電磁兼容標準來說，電磁干擾基本上被分成傳導噪聲和輻射噪聲。這也是一種直觀分類，一種是接觸性的干擾，一種是非接觸性。電磁干擾就其實際作用于電路的機理有四種傳輸方式：傳導耦合，電磁場耦合，磁場耦合和電場耦合，如圖2所示。

圖2耦合方式

抗干擾措施

因為直流穩壓電源既是一個敏感器件也是一個噪聲源，因此我們就有如下的濾波策略：一個是對電源系統的前端入口處進行濾波。因為外界對電源系統的影響基本上都是通過入口的電源線引入到電源系統中的。無論是傳導噪聲，還是輻射噪聲都是會耦合到電源線上。因此，該處的濾波要精心處理。二是電源系統的出口，一般來說，這里不應該有太多問題，因為我們選擇和設計電源時，都要基于一定的參數和性能指標。但是為了解如何能夠達到最佳的電源性能，需要考慮出口的濾波性能。

如圖3所示是對所有可能噪聲干擾路徑的噪聲抑制的方法。這就分成兩種方法，一種是EMI濾波器，一種是屏蔽。屏蔽更多是涉及到機殼整體的機械結構設計，往往對系統的布局布置有更多考慮。從電路設計的角度，我們更多的是要考慮EMI濾波器。因為更為廣泛的干擾都是從線路上溢出或是從線路上的耦合中產生的，因此在線路上的濾波對輻射的抑制效果更明顯一點。

圖3抗干擾措施

電源系統的板級電磁兼容設計

在電源設計中的一個重要環節就是電源系統的板級電路設計問題，這也是從電源技術的選擇、電源架構的搭建、電源器件的定型，以及電源濾波的設計等一系列的概念設計（原理設計）問題走向了最終的物理實現（PCB 設計）的過程。

在設計數字電路系統中，我們要通過電源分配系統（Power Distribution System）達到兩個基本的目的：為數字信號轉換提供穩定的電壓參考，為所有邏輯器件分配電源。

在實際的電路設計中，要達到這兩個目的已經越來越復雜了。在高速數字電路系統中，信號完整性問題變得非常的突出。一個非常重要的問題就是電源分配系統的軌道塌陷（Rail Collapse）。由于電源技術呈現出低電壓、開關電源開關頻率高頻化等一些不利于解決信號完整性的狀況，電源完整性被作為一個新的研究方向被提了出來。

通常電源完整性問題主要有兩個途徑來解決：優化電路板的層疊設計及布局布線和增加去耦電容。下面主要介紹增加去耦電容的方法。

1去耦的原理

去耦電容就像是靠近需求點的能量存儲器一樣。通過在器件附近的電源和地之間添加去耦電容，可在快速突發周期內來提供獨立于電源的能量，通過足夠的儲量保證所需要的電壓對于一個給定的電流 I，紋波電壓或電壓降可以用公式（1）表述：

公式（2）說明了吸取電流導致的電壓降V。正如大多數的CMOS電路，IC只有在晶體管開關時才會汲取電流。這意味著當IC開關時就汲取電流，會產生一個電壓降而造成電源分布系統的電源紋波噪聲。進一步看，隨著處理器速度的增加，紋波噪聲也會由于更多的邏輯狀態吸收電流而相應的大量增加。

隨著電路系統時鐘頻率的增加，很多情況就不能按照理想的電容器來考慮了。一個實際的電容不論是陶瓷電容還是電解電容，都可以被簡化成一個串聯RLC的模型。一個電容模型包括自身的電容C，還包括了等效的串聯電感 ESL 和等效串聯電阻ESR這兩個重要的參數。這個串聯模型的阻抗幅值是：

等效串聯電阻和等效串聯電感都是實際電容的寄生參數。

電容的諧振頻率為：

在這一諧振頻率上，電容可達到最小的阻抗。去耦就是利用電容在一定的頻率范圍內，特別是在諧振頻率附近，電容能夠對外呈現一個較低的阻抗（盡管可能是容性或者感性），為該頻率范圍內的噪聲在電源和地之間提供一個阻抗的通路，從而確保IC電源的穩定。

現在讓我們定性的查看一下數字電源分布系統的ESL的效應。

公式（5）說明了電流I的變化會造成電源分布系統電壓V的下降。在大多數的CMOS電路中，IC在晶體管開關的時候汲取電流，這就意味著當IC開關，電流上就有一個變化，這就導致電源分布系統中的紋波。正如前所證明的，PDS中的紋波會造成系統的錯誤。要減少高頻下的這些錯誤，就要盡可能的使用最低ESL的去耦電容。從公式（6）可以很明顯地看出來，ESL的減少會帶來電壓V的減小，即是紋波電壓的減小。

對于ESR來說也是同樣的，如果要更有效的對一個電源分布系統去耦，使用一個ESR盡可能小的電容會更有效果。為了便于說明，我們將實際的寄生電阻ESR寫到公式（2）中：

這就意味著不管電容怎樣增大，ESR都會產生電壓降。在實際應用中，我們必須增加電容值并減小ESR以盡可能的減小電源分布系統的紋波噪聲。同時，公式（2）和（7）表述了在高頻的情況下，大電容不會對減少電壓降有太大的作用。反而，公式（6）表明減小感抗比較增大電容有更明顯的效果。

2去耦電容的選擇

在低頻范圍（幾十MHz），電容呈現容性，高電容（并且有著低的ESR）將會有助于減少紋波噪聲。添加去耦電容可以在一個特定的頻率內減小紋波電壓：

其中，dt等于最慢的瞬態電流的上升時間（低頻）。假設有一個2A的瞬態電流，電壓整流模塊會在15μs內響應。電源分布系統1.8V的電源供電電壓保持在5%的范圍內。需要的大電容估算是：

顯然，要找到333μF的陶瓷電容是并不容易的。設計者必須找到一個合適的電容，對其進行并聯放置以達到所需要的電容和目標阻抗。添加電容的ESL不在去耦中起到主要的作用，但是設計者還是應該盡可能選擇比較小的值，這樣能夠在比較寬的頻率范圍內減少阻抗。這樣有助于減少板上的去耦電容的數量。

在高頻（幾百MHz）范圍內，采用減少寄生電感的方式比提高電容值更有效一些。限制最大的電感量可以使紋波電壓達到最小：

其中，dt是瞬態電流的最快上升時間。假設一個2A的電流有著1ns的上升時間，電源分布系統保證1.8V電源供電5%以內的紋波。允許的電感量估算如下：

現在要找到一個ESL為45pH的表貼陶瓷電容還是比較困難的，普通的表貼電容的寄生電感還是nH級的。反之來說，設計者要想達到這一電感量和目標阻抗，首先要選擇一個寄生電感足夠小的電容（在較高頻率的去耦方面，電容量的選擇并不起到首要的作用，但是假如給定了最低的ESL，我們必須選擇最高的可能容值。因為這樣能夠在較寬的頻率范圍內減小阻抗值）。足夠數量的低電感電容必須被并聯放置，但是往往需要放置的電容比電路板空間所允許的更多。

3 去耦電容的PCB設計

在印制電路板上，芯片-盤墊-走線所形成的環路電流所造成的電感則大得多。連接去耦電容到電源軌道的走線電感要比電容上的寄生電感明顯要大。通常的經驗數據是走線電感為10nH/in.。因此當其被安裝到這種高電感的安裝結構中，一個低電感電容的高頻去耦性能會顯著的降低。普通的表貼電容的ESL基本都是nH級的，而走線、焊盤設計所帶來的寄生電感的增加要比電容自身的 ESL 明顯得多。在現在的高頻去耦應用中，最小化環路電感也是至關重要的。一種最小化環路電感的方式是減少環路區域的大小。對布局來說，將電源軌道走得越近越好，甚至是將電源軌道走在IC之下，這樣就可以減少環路區域的面積。盡管如此，對高頻去耦來說，其性能還是會受限于走線和電源軌道的電感。通過使用過孔在盤墊中的方式，環路電感還可以進一步的降低。

在最優的盤墊設計下，主導電感的是過孔和電容的高度。過孔就像是一個天然的電感線圈一樣。過孔的電感值正比于其長度和直徑。通過一個過孔（8mil）穿過60mil的電路板連接一個去耦電容能夠增加1nH的電感。此外，電流傳送的垂直距離會增加環路的大小從而增加電感量。最優的盤墊設計和最小化電容頂部到電源和地層的距離，這樣和去耦電容相關的電感就被減到最小。

結語

電源分布系統的低阻抗設計是保證電源系統穩定和系統電磁兼容性的重要因素。當然，電源分布系統設計問題并不止包括低阻抗設計、去耦電容這些問題，更有多電源層的排布、電源層面的分割與隔離，以及電源層面的20H原則，等等。