摘要： 采用VHDL語言和圖形輸入設計方法，給出了用CPLD在遠程多路數據采集系統中實現地址譯碼、串口擴展、模塊測試、模數轉換以及高位數據處理等功能的具體方法，同時簡要介紹了遠程多路數據采集系統的工作原理及軟、硬件框架。

關鍵詞： CPLD；單片機；譯碼；RS-232；VHDL； EPM7256SQC208

ＣＰＬＤ(Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ?復雜可編程邏輯器件)是在傳統的ＰＡＬ、ＧＡＬ基礎上發展起來的。目前，ＣＰＬＤ已在通訊、ＤＳＰ及微機系統中有著非常廣泛的應用，它不僅可使設計的產品小型化、集成化和穩定可靠，而且還具有在系統或在芯片直接編程的能力，從而使電子系統的設計、開發、更新與維護變得更為方便，更便于裝配和批量生產。因此，利用ＣＰＬＤ可大大縮短設計周期，減少設計費用，降低設計風險。遠程多路數據采集系統，不但需要較多的片選信號，而且模塊測試所占用的Ｉ／Ｏ口資源也較多，用一般的芯片較難實現，而用ＣＰＬＤ／ＦＰＧＡ則不但可以較好地實現其功能，而且還可大大提高設計能力和設計效率。

１　系統組成思路

本遠程多路數據采集系統以Ａｌｔｅｒａ公司７０００Ｓ系列ＣＰＬＤ產品中的ＥＰＭ７２５６ＳＱＣ２０８－１０為控制核心，并由Ａ／Ｄ(模擬量采集)模塊、ＤＩ(數字量采集)模塊、Ｄ／Ａ(模擬量輸出)模塊、ＤＯ(數字量輸出)模塊、ＭＣＵ模塊、電源模塊及Ｉ／Ｏ接口模塊組成，其系統組成原理圖如圖１所示。

圖中，ＭＣＵ模塊主要由ＣＡＮ總線模塊、ＲＳ－４８５模塊、ＲＳ－２３２模塊、時鐘和復位模塊、ＣＰＬＤ模塊等組成，ＭＣＵ模塊的電路原理圖如圖２所示。該遠程多路數據采集系統的Ｉ／Ｏ接口板共有１４個插槽，其中１２個插槽可實現Ａ／Ｄ模塊、Ｄ／Ａ模塊、ＤＩ模塊、ＤＯ模塊等四種模塊的任意配置。因此，單個數據采集系統最大可采集１９２路模擬量或１９２路數字量，也可以提供最大９６路模擬量輸出或１９２路數字量輸出。多個數據采集系統也可以根據實際和現場需要通過ＣＡＮ總線、ＲＳ－４８５總線或ＲＳ－２３２總線進行連接，從而實現上百個或上千個采集頻率不高的遠程數據采集。該遠程多路數據采集系統可采集０～５Ｖ的電壓信號和４～２０ｍＡ的電流信號，數字量輸出電平為１２Ｖ，可直接控制１２Ｖ的繼電器。

顯而易見，傳統的設計思路不但要使用大量的外圍芯片，而且需要主處理器直接控制各種采集模塊和控制模塊，并完成各模塊和通道的自檢。因此，這種解決方案需要占用主處理器大量的Ｉ／Ｏ資源和處理時間。然而，一般處理器的 Ｉ／Ｏ資源極其有限，而且又要求大量的匯編軟件配合，這就使設計移植變得比較困難；此外，由于Ｉ／Ｏ的頻繁操作也不利于系統調度軟件的設計和其他軟件模塊的實時執行，因而在現場更難以組成分布式控制管理系統（ＦＣＳ）。可見，如果采用傳統的設計方法，不但使系統設計較為龐大，而且開發成本高、設計周期長、設計效率低。所以，傳統的設計思路在遠程多路數據采集系統中是不可取的，而使用ＣＰＬＤ或ＦＰＧＡ器件則可以較好地解決上述問題。

２　ＣＰＬＤ設計

２．１ 頂層軟件設計

上述功能可在ＭＡＸ＋ＰＬＵＳＩＩ ９．５環境下設計完成。該系統的軟件設計采用“自頂向下”、“軟硬兼施”的設計方法，主要設計了五大功能模塊，分別是ＤＥＣＯＤＥ?地址譯碼?模塊、ＡＤ?模擬量輸入數據處理?模塊。ＤＡＴＡ?數據處理?模塊、ＴＥＳＴ?模塊自動識別?模塊、ＵＡＲＴ?串口擴展?模塊，其設計原理圖如圖３所示。其中譯碼模塊用于完成處理器對ＣＰＬＤ片內和片外模塊的尋址和譯碼，這是一種簡單的譯碼邏輯和觸發電路，共產生３４個片選信號。ＡＤ模塊用于完成對１０位Ａ／Ｄ 轉換芯片ＴＬＶ１５７８高位Ｄ８、Ｄ９的處理以及實現Ｄ９／Ａ１、Ｄ８／Ａ０的分時復用，是一般組合邏輯電路和數據緩沖及鎖存電路。ＴＥＳＴ模塊用于完成對各種模塊的自動識別，包括識別某一插槽有無模塊以及具體是何種模塊，該模塊共需處理３６個測試信號。ＤＡＴＡ模塊用于簡單處理各種數據，包括數據的緩沖、鎖存以及驅動放大等。由于該系統中單片機的串口被ＲＳ－４８５占用，因此，ＵＡＲＴ模塊一般用于實現ＲＳ－２３２串口擴展。

２．２ 底層軟件設計

底層軟件設計是基于頂層軟件中五大功能模塊而設計的，其中ＵＡＲＴ模塊設計采用ＶＨＤＬ語言描述完成，而ＤＥＣＯＤＥ模塊、ＴＥＳＴ模塊、ＤＡＴＡ模塊和ＡＤ模塊由于原理和時序相對簡單，則采用圖形輸入設計方法，并通過編譯、綜合、仿真后生成底層設計文件（即生成相應的設計符號＊．ｓｙｍ），以供頂層設計調用。

為了突出重點，這里只簡單介紹ＵＡＲＴ模塊的底層設計。ＵＡＲＴ模塊是一個８位全雙工異步接收發送器模塊，該模塊主要由四個子模塊構成，即并入串出模塊、串入并出模塊、接口模塊、時鐘產生模塊。該ＵＡＲＴ模塊的主要功能是：從計算機接收８位并行數據并發送到串口輸出；二是從串口讀入外部串行數據并將其轉換為８位并行數據送到計算機。

并入串出操作由輸入信號的高電平觸發的，串行輸出結束后，結束信號變為‘０'。而串入并出操作則由串行輸入的下降沿觸發，且串行輸入要保持低電平持續半個周期以上。此半周期時鐘同時可作為輸入移位時鐘，８位數據輸入結束后，結束信號變為‘０'并維持到下次數據輸入。數據口是８位雙向三態Ｉ／Ｏ口。

時鐘產生模塊產生的時鐘用于并入串出模塊和串入并出模塊。在串入并出操作中，工作時鐘只有高于移位時鐘，才能檢測是否開始一次新的輸入過程，因此，工作時鐘是移位時鐘的４倍。其時鐘產生模塊的ＶＨＤＬ源程序如下：

ＬＩＢＲＡＲＹ ＩＥＥＥ;

ＵＳＥ ＩＥＥＥ．ＳＴＤ_ＬＯＧＩＣ_１１６４．ＡＬＬ ; ?

ＥＮＴＩＴＹ ｃｌｋｇｅｎ ＩＳ

ＰＯＲＴ (ｉｃｌｋ,ｏｃｌｋ:ＢＵＦＦＥＲ ＳＴＤ_ＬＯＧＩＣ);?

ＥＮＤ ｃｌｋｇｅｎ;

ＡＲＣＨＩＴＥＣＴＵＲＥ ｃｌｋ ＯＦ ｃｌｋｇｅｎ ＩＳ

ＳＩＧＮＡＬ ｉｃｌｋ_ｌａｇ,ｏｃｌｋ_ｌａｇ:ＴＩＭＥ:＝０ ｎｓ;

ＳＩＧＮＡＬ ｔｅｍｐ_ｉｃｌｋ,ｔｅｍｐ_ｏｃｌｋ:ＳＴＤ_ＬＯＧＩＣ;

ＢＥＧＩＮ

ＰＲＯＣＥＳＳ(ｔｅｍｐ_ｉｃｌｋ,ｔｅｍｐ_ｏｃｌｋ)

ＢＥＧＩＮ

ｔｅｍｐ_ｉｃｌｋ＜＝ＮＯＴ ｔｅｍｐ_ｉｃｌｋ ＡＦＴＥＲ ｉｃｌｋ_ｌａｇ／４;

ｔｅｍｐ_ｏｃｌｋ＜＝ＮＯＴ ｔｅｍｐ_ｏｃｌｋ ＡＦＴＥＲ ｏｃｌｋ_ ｌａｇ;

ＥＮＤ ＰＲＯＣＥＳＳ;

ｉｃｌｋ＜＝ｔｅｍｐ_ｉｃｌｋ;

ｏｃｌｋ＜＝ｔｅｍｐ_ｏｃｌｋ;

ＥＮＤ ｃｌｋ;

限于篇幅，ＵＡＲＴ模塊的其它底層模塊設計這里不作一一介紹。

圖3

３　系統仿真和驗證

軟件設計完成后，可根據Ｐｒｏｔｅｌ９９ＳＥ中的電路原理圖進行引腳鎖定，然后啟動編譯程序來編譯項目。編譯器將進行錯誤檢查、網表提取、邏輯綜合和器件適配，然后進行行為仿真、功能仿真和時序仿真。最后采用并口下載電纜ＢｙｔｅＢｌａｓｔｅｒ并通過ＪＴＡＧ編程方式將ｔｏｐ．ｐｏｆ文件下載到ＥＰＭ７２５６ＳＱＣ２０８－１０芯片中，從而生成硬件電路。４　結束語

為了將該遠程多路數據采集系統應用到污水處理自動控制系統中，筆者設計了以計算機為核心的分布式控制管理系統（ＦＣＳ），從而高性價比地實現了污水處理設備的自動化控制和信息化管理，穩定可靠地發揮了污水處理設備的作用，實現了現場數據信息傳遞的完全數字化，同時保證了數據采集的準確性和控制功能的可靠性。

借助先進的ＭＡＸ＋ＰＬＵＳＩＩ ＥＤＡ設計軟件和高可靠性的ＣＰＬＤ／ＦＰＧＡ芯片開發的這種分布式控制管理系統，不但可大大節省電路開發費用，而且能提高設計效率，同時還可有效實現電路的數字化與微型化。