2.2 CPLD接口模塊的實現(xiàn)

整個CPLD接口模塊實際上就是一片ALTERA公司的7000系列的CPLD(外部時鐘電路除外),它控制ADC模塊的初始化,同時接收并分析DSP過來的I/O端口讀取信號,為DSP和ADC之間搭起一個通道。

在DSP要求讀取數(shù)據(jù)時,CPLD將DSP過來的IOSTROBE作為A/D芯片的RD信號,同時對I/O地址總線的第3位至第5位譯碼產(chǎn)生A/D芯片的片選信號,這樣只要是地址按照每次遞增1的方式讀取數(shù)據(jù),就可以使得8片A/D分時片選有效,完全符合上面提到的讀取數(shù)據(jù)的要求。另外,還依靠最高位地址確定CPLD到DSP的數(shù)據(jù)輸出總線是否定義成高阻態(tài)來避免總線沖突。

??? 由于A/D芯片是采用5V供電的,所以其輸出高電平將高于DSP輸入高電平所能承受的范圍。解決這個總是的方法之一是采用降壓芯片（比如LVT系列）用3.3V供電,3.3V供電可以承受5V的輸入,同時輸出也和3.3V兼容,但是這種方法需要單獨外接幾片LVT芯片,占據(jù)寶貴的PCB板空間;方法之二是給CPLD芯片提供雙電源,其中提供給I/O腳的電源為3.3V,此時輸入電壓可以和5V及3.3V系統(tǒng)兼容,同時電平可以達(dá)到3.3V,符合A/D芯片高電平最低電壓2.4V的要求。所以,數(shù)據(jù)總線通過CPLD到DSP實際上是因為電平轉(zhuǎn)換的需要。

2.3 DSP處理模塊

DSP處理模塊在硬件電路上是非常簡單的,主要由一片DSP芯片、一片EEPROm以及一片介于這兩者之間的用作電平轉(zhuǎn)換的LVT系列的芯片組成。

DSP通過地址總線可以區(qū)分訪問的模擬通道的標(biāo)號。需要注意的是：由于采用的A/D芯片是通過對RD脈沖信號計數(shù)來確定訪問的是同一片芯片內(nèi)部4路中的哪一路,所以實際上地址總線的低兩位是沒有選擇功能的,對一片A/D芯片訪問時,最后兩位地址一定要從00開始遞增到11,否則所讀取的數(shù)據(jù)就是亂的。例如,轉(zhuǎn)換完成后的DSP若想越過前兩個通道來獲得第3個通道的數(shù)據(jù),它必須給出兩個讀取I/O端口的指令,緊接著這兩個指令后的讀取端口指令才可以獲得3個通道的有效數(shù)據(jù)。

當(dāng)然,可以通過CPLD首先將所有轉(zhuǎn)換完成的數(shù)據(jù)緩存下來,然后分析I/O地址來將對應(yīng)的通道的數(shù)據(jù)浮現(xiàn)到數(shù)據(jù)總線上。這樣做使得DSP可以自由地選擇需要訪問的通道,但需要比較大的緩存,利用CPLD作緩存是非常不經(jīng)濟(jì)的。

3 仿真和調(diào)試

本系統(tǒng)的軟件開發(fā)主要包括兩部分,一是DSP讀取I/O口的程序,二是CPLD的時序控制程序。前一程序的開發(fā)采用的是TI公司的CCS開發(fā)環(huán)境,并且利用DSP內(nèi)部的BOOTLOADER在起電時將存儲在外掛EPROM中的程序裝載進(jìn)DSP的程序空間。而后一程序的開發(fā)采用的是ALTERA公司的MAXPLUSII,利用這個環(huán)境,完成了程序的編制、仿真以及時序分析,并在找出關(guān)鍵路徑的基礎(chǔ)上優(yōu)化了整個芯片的內(nèi)部延時。

在調(diào)試的過程中,利用DSP提供的JTAG接口實時地觀察采集進(jìn)來的數(shù)據(jù)。當(dāng)對32路模擬通道分別提供不同頻率的正弦信號時,可以看到相對應(yīng)的通道的數(shù)字信號也按照固定的頻率來變化,并且各個通路不存在串?dāng)_的情況。經(jīng)過測試獲得本系統(tǒng)的各種參數(shù)如下：

單路模擬信號采樣率：5kHz

系統(tǒng)模擬信號采樣率：50kHz×32=1.6MHz

單個采樣點讀取時間：80ns(受ADC芯片的限制)

DSP(5402)單指令周期：10ns

DSP讀取數(shù)據(jù)占用資源：((80÷10）×1.6×10 6）÷10 6=12.8mips

CPLD使用I/O口：48

CPLD使用Logic cells：80

由此說明這樣一個系統(tǒng)達(dá)到1.6MHz的采樣率時工作是穩(wěn)定可靠的。

本系統(tǒng)的設(shè)計思想和方法不僅適用于多路數(shù)據(jù)采集,而且能有效地擴(kuò)展DSP訪問外設(shè)的能力。實踐證明,這種系統(tǒng)在成本控制、可擴(kuò)展性以及資源利用效率上都有非常大的提高。

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