數(shù)字電路中，數(shù)字電平從低電平（數(shù)字“0”）變?yōu)楦唠娖剑〝?shù)字“1”）的那一瞬間叫作上升沿。上升沿觸發(fā)是當信號有上升沿時的開關(guān)動作，當電位由低變高而觸發(fā)輸出變化的就叫上升沿觸發(fā)。也就是當測到的信號電位是從低到高也就是上升時就觸發(fā)，叫做上升沿觸發(fā)。

在Verilog HDL等硬件描述語言中，最常用的兩種事件分為電平觸發(fā)和邊沿觸發(fā)，其中邊沿觸發(fā)即包括上升沿觸發(fā)、下降沿觸發(fā)。上升沿觸發(fā)的寫法是在符號“@“之后加上”posedge 信號名”，其中“posedge”表示信號的上升沿。

上升沿觸發(fā)的D觸發(fā)器

也叫正邊沿觸發(fā)，由六個與非門組成，能實現(xiàn)邊沿觸發(fā)的主要原因是有二條反饋線。

根據(jù)電路圖作如下分析：

1）CP=0時，由于G3、G4門封鎖，觸發(fā)器狀態(tài)不可能改變。

2）在CP=1期間、CP上升沿及CP下降沿時用表加以說明。

可見，觸發(fā)器在CP脈沖作用后的次態(tài)與D信號相同，即：

。在CP=1期間，有維持和阻塞作用，使觸發(fā)器接收信號和狀態(tài)翻轉(zhuǎn)穩(wěn)定可靠。

上升沿觸發(fā)的D觸發(fā)器邏輯符號，請注意它與電平觸發(fā)器的區(qū)別。

⑴ 輸入信號建立時間tset。它表示D信號應比CP早到的時間，從圖可見，該時間為：

。

⑵ 輸入信號保持時間th。它表示CP上升沿到達后，D信號應保留的時間。由圖可見，該時間為：

。

⑶ 觸發(fā)器翻轉(zhuǎn)時間tpLH或tpHL。從CP脈沖上升沿到達到Q端由低電平變?yōu)楦唠娖街g時間：

，Q由高到低時間：

。

⑷ CP脈沖的高低電平時間tCPL，tCPH，

。

為此，CP脈沖的最高工作頻率為：

。