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表1 PE3293（以20腳TSSOP封裝為例）的引腳定義
??? ＰＬＬ１（ＲＦ）的ＶＣＯ頻率ｆｉｎ１的大小與ｆｒ的值有關(guān)，它們之間的關(guān)系如下：
??? 數(shù)據(jù)輸入端Ｄａｔａ輸入的數(shù)據(jù)在時鐘輸入Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器且ＭＳＢ(Ｍ１６)在先，因此，當(dāng)ＬＥ為高時，數(shù)據(jù)送入由圖４所示的最后２位地址位所決定的２１ｂｉｔ移位寄存器的相應(yīng)地址中。比如，當(dāng)程序?qū)τ嫈?shù)器Ａ１進(jìn)行控制 時，送入寄存器的最后兩比特(Ｓ０, Ｓ１)應(yīng)為(１,１)，計數(shù)器Ａ１中的５比特位可以按表２設(shè)置。因此，在正常情況下，即使不用ＰＬＬ２?ＩＦ?? Ｓ１６也應(yīng)設(shè)為０。應(yīng)注意的是，ＰＥ３２９３的工作模式、鑒相器極性和功率控制均可以由Ｃ１０～Ｃ１４和Ｃ２０～Ｃ２４來控制。
表2 PE3293的計數(shù)器設(shè)計表
５ 結(jié)語
工商網(wǎng)監(jiān)
湘ICP備2023018690號-1
摘要：在無線通信中，降低頻率合成器的相位噪聲和抑制其相應(yīng)的寄生輸出，一直是設(shè)計者追求的目標(biāo)。PE3293是Peregrine公司生產(chǎn)的高性能１.８GHz／550MHz雙模整數(shù)分頻集成鎖相環(huán)電路，它具有超低的寄生輸出。文中介紹了PE3293的特點功能和組成原理，給出了PE3293在頻率綜合器設(shè)計中的應(yīng)用電路。
關(guān)鍵詞：頻率合成器；相位噪聲；寄生輸出；PLL；PE3293
１ 引言
同時頻率切換時間和寄生輸出的抑制對系統(tǒng)也很重要。頻率合成器作為一種高質(zhì)量的信號源，與電子系統(tǒng)的性能有很大關(guān)系。在通信系統(tǒng)中，使用高穩(wěn)定的信號源，可以充分利用頻率資源。實際上，在電子對抗、導(dǎo)航等電子系統(tǒng)中，高指標(biāo)的信號源會給系統(tǒng)帶來良好的性價比，從而為系統(tǒng)設(shè)計師提供可靠的技術(shù)保障。
２ ＰＥ３２９３的特點功能
表1 PE3293（以20腳TSSOP封裝為例）的引腳定義
| 序? 號 | 名? 稱 | 類? 型 |
功?? 能?? 描?? 述 |
| 1 | N/C | 不連接 | |
| 2 | VDD | 電源，2.7～3.3V，需用一個電容就近旁路接地 | |
| 3 | CP1 | 輸出 | PLL1內(nèi)部的脈沖成形輸出，用作外部VCO的輸入驅(qū)動 |
| 4 | GND | 地端 | |
| 5 | fin1 | 輸入 | 從PLL1（RR）VCO來的預(yù)分頻器輸入，最大頻率為1.8GHz |
| 6 | Dec1 | PLL1的電源去耦端，有必要用一個電容就近接地 | |
| 7 | VDD1 | PLL1預(yù)分頻器的電源，一般經(jīng)3.3kΩ的電阻連到VDD | |
| 8 | fr | 輸入 | 參考頻率輸入 |
| 9 | GND | 地端 | |
| 10 | f0LD | 輸出 | 復(fù)用器輸出，包括PLL1和PLL2主計數(shù)器或參考計數(shù)器輸出/時鐘檢測信號，以及移位寄存器移出數(shù)據(jù) |
| 11 | Clock | 輸入 | CMOS時鐘輸入，在時鐘信號的上升沿，各種計數(shù)器的串行數(shù)據(jù)將送入21bit的移位寄存器 |
| 12 | Data | 輸入 | 二進(jìn)制串行數(shù)據(jù)輸入，為CMOS輸入數(shù)據(jù)，MSB先，2bit的LSB為控制比特 |
| 13 | LE | 輸入 | 負(fù)載使能CMOS入，當(dāng)LE為高時，21bit的串行移位移位寄存器中的數(shù)據(jù)字將被送入相應(yīng)的四個鎖存器之一中（由控制比特決定） |
| 14 | VDD2 | 輸出 | PLL1預(yù)分頻器的電源，使用時經(jīng)3.3kΩ的電阻連到VDD0 |
| 15 | Dec2 | 輸出 | PLL1的電源去耦端，有必要用一個電容就近接地 |
| 16 | fin2 | 輸入 | 從PLL1（IF）VCO來的預(yù)分頻器輸入，最大頻率為500MHz |
| 17 | GND | 地端 | |
| 18 | CP2 | 輸出 | PLL1內(nèi)部的脈沖成形輸出，用作外部VCO的輸入驅(qū)動 |
| 19 | VDD | 2.7～3.3V電源，需經(jīng)一個電容就近接地 | |
| 20 | VDD | 電源，2.7～3.3V，需經(jīng)一個電容就近接地 |
３ ＰＥ３２９３的組成原理
??? ＰＬＬ１（ＲＦ）的ＶＣＯ頻率ｆｉｎ１的大小與ｆｒ的值有關(guān)，它們之間的關(guān)系如下：
??? 數(shù)據(jù)輸入端Ｄａｔａ輸入的數(shù)據(jù)在時鐘輸入Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器且ＭＳＢ(Ｍ１６)在先，因此，當(dāng)ＬＥ為高時，數(shù)據(jù)送入由圖４所示的最后２位地址位所決定的２１ｂｉｔ移位寄存器的相應(yīng)地址中。比如，當(dāng)程序?qū)τ嫈?shù)器Ａ１進(jìn)行控制 時，送入寄存器的最后兩比特(Ｓ０, Ｓ１)應(yīng)為(１,１)，計數(shù)器Ａ１中的５比特位可以按表２設(shè)置。因此，在正常情況下，即使不用ＰＬＬ２?ＩＦ?? Ｓ１６也應(yīng)設(shè)為０。應(yīng)注意的是，ＰＥ３２９３的工作模式、鑒相器極性和功率控制均可以由Ｃ１０～Ｃ１４和Ｃ２０～Ｃ２４來控制。
表2 PE3293的計數(shù)器設(shè)計表
| 分頻比 | MSB | LSB | 地址位 | ||||
| S11 | S10 | S9 | S8 | S7 | S1 | S0 | |
| A14 | A13 | A12 | A11 | A10 | 1 | 1 | |
| 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 1 | 0 | 0 | 0 | 0 | 1 | 1 | 1 |
| 2 | 0 | 0 | 0 | 1 | 0 | 1 | 1 |
| - | - | - | - | - | - | 1 | 1 |
| 31 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
５ 結(jié)語
- 鎖相環(huán)(86948)
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2018-01-02 10:30:419
9智能全數(shù)字鎖相環(huán)的設(shè)計
摘要： 在FPGA片內(nèi)實現(xiàn)全數(shù)字鎖相環(huán)用途極廣。本文在集成數(shù)字鎖相環(huán)74297的基礎(chǔ)上進(jìn)行改進(jìn)，設(shè)計了鎖相狀態(tài)檢測電路，配合CPU對環(huán)路濾波參數(shù)進(jìn)行動態(tài)智
2009-06-20 12:39:321313
1313集成鎖相環(huán)頻率合成器,什么是集成鎖相環(huán)頻率合成器
集成鎖相環(huán)頻率合成器,什么是集成鎖相環(huán)頻率合成器
頻率合成的歷史
頻率合成器被人們喻為眾多電子系統(tǒng)
2010-03-23 11:45:44750
750
鎖相環(huán)設(shè)計仿真與應(yīng)用
鎖相環(huán)設(shè)計仿真與應(yīng)用:PLL Performance, Simulation, and Design3rd EditionI would like to thank the following people for their as
2008-08-16 10:14:5368
68鎖相環(huán)設(shè)計與仿真的基本知識
鎖相環(huán)：在通信領(lǐng)域中，鎖相環(huán)是一種利用反饋控制原理實現(xiàn)的頻率及相位同步技術(shù)，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。
2023-06-30 15:53:391199
1199關(guān)于鎖相環(huán)(PLL)的工作原理
鎖相環(huán)英文名稱PLL（Phase Locked Loop），中文名稱相位鎖栓回路，現(xiàn)在簡單介紹一下鎖相環(huán)的工作原理。
2023-04-28 09:57:313168
3168一種基于FPGA實現(xiàn)的全數(shù)字鎖相環(huán)
鎖相環(huán)被廣泛應(yīng)用于電力系統(tǒng)的測量和控制中。介紹了一種新型的基于比例積分控制邏輯的全數(shù)字鎖相環(huán)。通過對其數(shù)學(xué)模型的分析，闡述了該鎖相環(huán)的各項性能指標(biāo)與設(shè)計參數(shù)的
2010-07-02 16:54:1029
29鎖相環(huán)(PLL)基本原理 當(dāng)鎖相環(huán)無法鎖定時該怎么處理的呢？
鎖相環(huán)(PLL)基本原理 當(dāng)鎖相環(huán)無法鎖定時該怎么處理的呢？ 鎖相環(huán)(Phase Locked Loop, PLL)是一種電路系統(tǒng)，它可以將輸入信號的相位鎖定到參考信號的相位。在鎖相環(huán)中，反饋回路
2023-10-23 10:10:1547
47鎖相環(huán)的原理及應(yīng)用詳細(xì)資料說明
鎖相環(huán)（PLL）電路存在于各種高頻應(yīng)用中，從簡單的時鐘凈化電路到用于高性能無線電通信鏈路的本振（LO），以及矢量網(wǎng)絡(luò)分析儀（VNA）中的超快開關(guān)頻率合成器。鎖相環(huán)是一種反饋系統(tǒng)，其中電壓控制振蕩器
2020-12-16 13:57:0024
24鎖相環(huán)技術(shù)及CD4046的結(jié)構(gòu)和應(yīng)用
敘述了鎖相環(huán)的應(yīng)用及其結(jié)構(gòu)特點, 較詳細(xì)地介紹了鎖相集成電路CD4046的結(jié)構(gòu)特點和應(yīng)用。
2012-04-17 15:04:03556
556使用MAX9382的鎖相環(huán)應(yīng)用
本應(yīng)用筆記討論了影響鎖相環(huán)（PLL）死區(qū)和抖動性能的鑒頻鑒相器特性。在采用電荷泵環(huán)路濾波器設(shè)計的PLL中，提供最短持續(xù)時間的鑒相器輸出脈沖幾乎消除了PLL死區(qū)行為和相關(guān)鎖相環(huán)抖動。
2023-02-23 17:52:07368
368使用MC145170鎖相環(huán)實現(xiàn)調(diào)頻鎖相環(huán)收音機(jī)的PCB原理圖免費下載
本文檔的主要內(nèi)容詳細(xì)介紹的是使用MC145170鎖相環(huán)實現(xiàn)調(diào)頻鎖相環(huán)收音機(jī)的PCB原理圖免費下載。
2020-11-02 17:15:0072
72使用FPGA實現(xiàn)數(shù)字鎖相環(huán)的設(shè)計資料說明
鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（ PLL）。鎖相環(huán)的特點是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤， 所以鎖相環(huán)通常
2020-08-06 17:58:2524
24
全數(shù)字鎖相環(huán)的設(shè)計
智能全數(shù)字鎖相環(huán)的設(shè)計
摘要： 在FPGA片內(nèi)實現(xiàn)全數(shù)字
2008-08-14 22:12:5152
52小數(shù)分頻鎖相環(huán)的工作原理
議程PLL介紹及小數(shù)分頻鎖相環(huán)的優(yōu)點小數(shù)分頻鎖相環(huán)的錯誤使用小數(shù)分頻鎖相環(huán)詳解參考雜散及如何減少雜散總結(jié)
2010-05-28 14:58:36168
168使用PLD內(nèi)部鎖相環(huán)解決系統(tǒng)設(shè)計難題
摘要： 從整個應(yīng)用系統(tǒng)的角度，理解和分析PLD內(nèi)部鎖相環(huán)；在此基礎(chǔ)上，深入剖析鎖相環(huán)的相移結(jié)構(gòu)，同時用這個技術(shù)解決系統(tǒng)設(shè)計難題。
關(guān)鍵
2009-06-20 12:40:02651
651什么是鎖相環(huán)？PLL和DLL都是鎖相環(huán)區(qū)別在哪里？
什么是鎖相環(huán)？PLL和DLL都是鎖相環(huán)區(qū)別在哪里？ 鎖相環(huán)（Phase Locked Loop，PLL）是一種基于反饋的控制系統(tǒng)，用于提供穩(wěn)定的時鐘信號。它可以將參考信號的相位與輸出信號的相位進(jìn)行
2023-10-13 17:39:53106
106基于TRAC器件的鎖相環(huán)設(shè)計研究
以TRAC020LH 完全可重配置模擬器件和TRAC 開發(fā)軟件為基礎(chǔ)，設(shè)計模擬鎖相環(huán)；給出仿真結(jié)果和利用PIC 單片機(jī)對器件進(jìn)行配置的應(yīng)用電路。該鎖相環(huán)成功應(yīng)用于逆變器的頻率跟蹤，性能
2009-04-15 11:42:3911
11快速了解Pasternack推出的高性能USB控制鎖相環(huán)頻率合成器
穩(wěn)定性、高精度以及優(yōu)異的相位噪聲特性，從而可使信號鏈中的器件以最佳性能工作。這些新式鎖相環(huán)頻率合成器的用途包括信號發(fā)生器、臺式測試和測量、電子戰(zhàn)及微波無線電。
2018-04-26 11:16:00601
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