如果SMMU全局禁用（例如，剛結(jié)束復(fù)位SMMU_CR0.SMMUEN == 0），則transact....

使用uvm代碼生成器創(chuàng)建基本的uvm驗證環(huán)境框架，然后丟棄代碼生成器模板并擴展和維護生成出來的代碼。....

incoming transaction的StreamID可以找到一個STE。SMMU支持兩種Str....

是否進行stage 1 translation，獲取stage 1 translation tabl....

ARM SMMU 是一種用于系統(tǒng)級內(nèi)存管理單元（MMU）的架構(gòu)，它支持基于translation表中....

上圖就是SMMU Level 1 Stream Table Descriptor的數(shù)據(jù)格式，簡稱Le....

在芯片驗證中，我們隨機發(fā)送數(shù)據(jù)激勵，同時使用scoreboard進行數(shù)據(jù)完整性檢查。

更新一個valid STE時需要非常小心，因為此時SMMU可能會訪問這個STE數(shù)據(jù)，這其中存在著“競....

典型的和驗證組件相對比較獨立的checker，這些checker通常與時序相關(guān)，例如檢查DUT中的狀....

如果你做過功能驗證并且開發(fā)過隨機用例，那么你就會知道場景組合會如雪球般地爆炸增長。

隨機驗證中的隨機其實都是基于偽隨機發(fā)生器的，即每次都使用一個唯一的種子生成相應(yīng)的激勵。

當(dāng)一家公司決定研發(fā)一款芯片時，起初架構(gòu)師和幾位頂層設(shè)計一起創(chuàng)建一些需求、規(guī)范文檔。

在定向測試用例中，我們就是在不同的時刻將“0”或者“1”驅(qū)動到接口總線上。如果我們希望提高這個總線操....

下圖是一個典型的EDA仿真驗證環(huán)境，其中主要的組件就是激勵生成、檢查和覆蓋率收集。

當(dāng)介紹uvm驗證時大家肯定都看過上面類似的圖片，以展示受約束的隨機驗證相比直接用例測試如何具有先進性....

UVM中所有的對象都應(yīng)該在factory 中注冊， utility 宏就是用于將對象注冊到工廠的。

數(shù)獨是一種非常流行的游戲，數(shù)獨本質(zhì)上也是一個約束問題，所以我們可以讓SystemVerilog的約束....

UVM 中的事務(wù)是一個具有信號屬性（例如地址和數(shù)據(jù)）以及錯誤、延遲等額外信息的類。總之，這個所謂事務(wù)....

我們在工作中常常會針對數(shù)組施加各式的約束，下面列舉一下有趣的Systemverilog數(shù)組約束示例。

眾所周知，語句塊中需要用到的變量只能在語句塊最開始定義。

當(dāng)計數(shù)器和內(nèi)存處于我們所需要證明斷言的邏輯錐中，它們可能是Formal無法完成證明的根本原因。

我們可以通過降低約束的復(fù)雜度來優(yōu)化Formal的執(zhí)行效率，但是這個主要是通過減少Formal驗證空間....

結(jié)論就是，SVA本身就是比較清晰的描述性語言，SVA和自然語言的轉(zhuǎn)換工具基本上沒有價值吧。

分解一個復(fù)雜端到端斷言屬性的一種方法是基于模塊化分級斷言證明

SVA支持多時鐘域（clock domain crossing (CDC)）邏輯，例如異步FIFO。

如果我們設(shè)計正確工作時需要滿足FRAME_上升沿后的1～2拍會出現(xiàn)LDP_的下降沿，如下圖所示

Mailboxes是進程間通信的另一種方式，但是比semaphores更強大，因為Mailboxes....

fork-join_none和fork-join、fork-join_any的區(qū)別一樣在于進程退出機....

在verilog中絕大多數(shù)使用的都是邊沿敏感事件，例如@(posedge event)和@(nege....

SystemVerilog中Semaphore（旗語）是一個多個進程之間同步的機制之一，這里需要同步....