SVA Assertion有什么優勢?
簡單來說，assertion就是一個對于設計規格的check。
如果我們設計正確工作時需要滿足FRAME_上升沿后的1～2拍會出現LDP_的下降沿，如下圖所示
那么SVA語法就可以寫成：
非常簡潔高效。
如果只使用Verilog呢？該怎么進行這種規格的檢查呢？
在上面的例子中，每次監測到FRAME_就會啟動2個進程（fork-join）。
如果無法在兩個時鐘周期內監測到LDP_的下降沿，那么就會打印FAIL。
語法的最高境界就是自然語言，從這個角度看SVA這種描述性語言比Verilog這類程序性語言要高效多了。
審核編輯 ：李倩
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原文標題：SVA Assertion有什么優勢?
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