Vitis 視頻分析 SDK 是在 AMD 平臺上構(gòu)建 AI 驅(qū)動的智能視頻分析解決方案的完整軟件棧....

在本篇博文中，我們來聊聊“RQS_CLOCK-12”時鐘設(shè)置建議以及它如何幫助達(dá)成時序收斂。

Report QoR Suggestions (RQS) 可識別設(shè)計問題，并提供工具開關(guān)和可影響工具....

Vitis AI 平臺是為 AMD 器件、板卡及 Alveo 數(shù)據(jù)中心加速卡提供的一款綜合 AI 推....

本文著重探討 HDIO OBUFT 和 IOBUF 用例。如果含三態(tài)控制 (OBUFT/IOBUF)....

這篇博客展示了在 AMD Zynq 設(shè)計中，如何用 Vitis Vision Library 中的函....

標(biāo)準(zhǔn)協(xié)議的規(guī)范中一般都對眼圖模板都有詳細(xì)的規(guī)定，使用 IBERT 完成眼圖掃描后，通過設(shè)置一些參數(shù)，....

MicroBlaze CPU 是可修改的拖入式預(yù)設(shè) 32 位/64 位 RISC 微處理器配置系列。

本文介紹如何使能 Linux 網(wǎng)絡(luò)協(xié)議棧中的 RFS(receive flow steering)功....

要為 Versal 的多個 Quad 創(chuàng)建收發(fā)器設(shè)置，建議從 Transceiver Bridge ....

當(dāng)使用第三方綜合器比如 Synopsys Synplify Pro 或 Mentor Graphic....

Versal HBM 棧可通過內(nèi)部 HSM0 參考時鐘來進(jìn)行時鐘設(shè)置，此參考時鐘是由 CIPS 或外....

Vitis Model Composer 是一個基于模型的設(shè)計工具，不僅可在 MathWorks M....

在 Vivado 內(nèi)，以 Versal 器件為目標(biāo)創(chuàng)建一個示例，此示例將以 VCK190 開發(fā)板為目....

在上述兩種情況下，用戶始終都能使用 “Refresh Project Models”（刷新工程模型）....

在本快速入門演示中，將探討如何在 Vitis 中使用 Git 集成以及如何使用團(tuán)隊操作來共享 Vit....

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 C....

AMD Vitis HLS 工具允許用戶通過將 C/C++ 函數(shù)綜合成 RTL，輕松創(chuàng)建復(fù)雜的 FP....

本篇博文涵蓋了有關(guān)使用 PetaLinux 命令行來對 Versal Adaptive SoC 的 ....

XRT 自2021.1更新后，原有的 XRT Tool指令發(fā)生了一些變化。包括xbmgmt，xclb....

本篇中，我想跳過一些細(xì)枝末節(jié), 先簡單介紹 AMD Xilinx Vitis AI 在 Zynq 這....

MultiBoot 是 FPGA 遠(yuǎn)程更新配置文件時一種非常普遍的應(yīng)用--為了確保安全，我們通常需要....

本文對如何在一個工程里例化和使用多個BSCANE2模塊做一個簡單說明。

本篇博文側(cè)重于提供 Versal GTY 仿真示例、演示 GTY 如何解復(fù)位以及如何執(zhí)行速率變更。

本篇博文旨在演示如何通過 NoC 從 Versal 應(yīng)用處理單元 (APU) 訪問 AXI BRAM....

控制內(nèi)核在 AI 引擎陣列中的相對布局，從而提升性能，提高利用率。

智能設(shè)計運(yùn)行 (IDR) 是基本無需用戶干預(yù)的一鍵式時序收斂流程。在 2022.2 版中，我們首次為....

需要注意的是，要在 board preset 的基礎(chǔ)上減少外設(shè)的使用以防啟動鏡像過大，原因會在鏡像制....

本文依據(jù) Vivado 2022.1 版本工具鏈的特性，對 UG1209（ 最新版本為 2020.....

在使用 Xen dom0-less 的時候，會有一個問題產(chǎn)生： 可以用 'xl'....