2011 年，我開始加入 Xilinx 公司，當(dāng)時(shí) Xilinx 正處于啟動(dòng)從 ISE 到 Vivado 設(shè)計(jì)套件的轉(zhuǎn)型期。在 Xilinx 的最近幾年對(duì)我來說是一個(gè)非常棒的學(xué)習(xí)階段，除了學(xué)習(xí)到專業(yè)的技術(shù)知識(shí)，同時(shí)也看到了Xilinx不斷推陳出新，引領(lǐng)設(shè)計(jì)潮流。

Xilinx 努力做出的變化有：

1. 讓其FPGA或者SoC產(chǎn)品都能夠適用于ISE和Vivado工具。
2. 從輸入和輸出格式來講,讓Vivado工具盡可能的兼容行業(yè)標(biāo)準(zhǔn)(尤其是不同于ISE)。
3. 增加了功能更強(qiáng)大的算法和引擎支持，這也會(huì)帶來不同的結(jié)果。

在這段時(shí)間里雖然我看到很多熟悉ISE的老用戶正在從ISE轉(zhuǎn)向Vivado，但是對(duì)于那些熟悉行業(yè)標(biāo)準(zhǔn)和工具的新用戶而言，好像不那么順利。所以，在這里我分享一點(diǎn)兒我對(duì)Xilinx目前工具/解決方案的看法和技巧。同時(shí)也會(huì)有一些技術(shù)文章介紹Xilinx工具的使用方法或者解釋某個(gè)具體操作的原理和功能。

為什么CPR操作得出的效果卻是相反的？

在進(jìn)行時(shí)序分析時(shí)片上工藝差別通常會(huì)導(dǎo)致嚴(yán)重的“時(shí)鐘悲觀效應(yīng)”。這種問題可以通過CPR（Clock Pessimism Reduction）操作來恢復(fù).然而經(jīng)常有用戶咨詢我們說在他們的設(shè)計(jì)中CPR操作并沒有降低“時(shí)鐘悲觀效應(yīng)”，效果卻是相反的，在時(shí)序上并沒有增加反而離時(shí)序要求差的更多了。

在setup分析時(shí)，CPR通常會(huì)被添加到目標(biāo)(目的)時(shí)鐘路徑，因此增加了要求時(shí)間。然而因?yàn)樵谟脩舻脑O(shè)計(jì)中CPR已經(jīng)從目標(biāo)時(shí)鐘路徑中移除，要求時(shí)間變得更早，而不是延后。結(jié)果就是用戶認(rèn)為他們損失了時(shí)間，而不是獲得補(bǔ)償時(shí)間。其實(shí)實(shí)際情況是用戶沒有任何損失。

進(jìn)行OCV分析時(shí)，源路徑和目標(biāo)路徑被認(rèn)為具有不同的延遲時(shí)間。然而對(duì)于兩者“共用”的路徑，其延遲時(shí)間是保持不變的。CPR補(bǔ)償了延遲差異，因此直到公用節(jié)點(diǎn)延遲數(shù)值變得一樣了。

為了能夠更好的理解發(fā)生了什么，請(qǐng)查看附件的時(shí)序分析報(bào)告。
（感謝Xilinx Tokyo的Matsuyama-san分享了他的一個(gè)示例設(shè)計(jì)的時(shí)序分析報(bào)告）

為了簡單易懂，這個(gè)報(bào)告作了一些修改。在MMCME3_ADV_X1Y2之前源時(shí)鐘和目標(biāo)時(shí)鐘都共享一個(gè)公用路徑，然后源時(shí)鐘走向BUFGCE_X1Y48節(jié)點(diǎn)，而目標(biāo)時(shí)鐘走向 BUFGCE_X1Y50節(jié)點(diǎn)。

讓我們明確一下公用節(jié)點(diǎn)前的延遲（Vivado認(rèn)為MMCM的輸出作為公共節(jié)點(diǎn)，盡管兩種時(shí)鐘路徑的輸出管腳是不一樣的）。

讓我們看一下時(shí)序報(bào)告中源時(shí)鐘路徑：

時(shí)鐘起點(diǎn)是：0（時(shí)序報(bào)告的21行），到達(dá)MMCM的輸出端是-3.218（時(shí)序報(bào)告的31行）。因此公用節(jié)點(diǎn)前的延遲是-3.218。

對(duì)于目標(biāo)時(shí)鐘路徑：
時(shí)鐘起點(diǎn)是：3.33（時(shí)序報(bào)告的41行），到達(dá)MMCM的輸出端是0.141（時(shí)序報(bào)告的50行），因此公用節(jié)點(diǎn)的延遲（目標(biāo)時(shí)鐘路徑）是0.141-3.33=-3.189。目標(biāo)路徑的延遲（-3.189）看起來要比源時(shí)鐘路徑延遲（-3.218）要大一些（注意負(fù)號(hào)，不要僅看到延遲的數(shù)值）。

因此目標(biāo)路徑具有更高的延遲，需要進(jìn)行補(bǔ)償。因此在目標(biāo)時(shí)鐘中降低“時(shí)鐘悲觀效應(yīng)”，這樣才能減少要求時(shí)間。

現(xiàn)在，源時(shí)鐘和目標(biāo)時(shí)鐘在公用節(jié)點(diǎn)之前都具有了相同的延遲，也就是說用戶在公用節(jié)點(diǎn)（如示例中的MMCM節(jié)點(diǎn)）前沒有任何損失也沒有額外獲得什么。

這種相反效應(yīng)的現(xiàn)象在MMCM節(jié)點(diǎn)中是存在的，相對(duì)UltraScale系列器件，這種情況在7系列器件中更是普遍存在的。

賽靈思公司工具與方法學(xué)應(yīng)用專家，1993年畢業(yè)于印度理工學(xué)院電子工程專業(yè)，一直從事 VLSI 和 EDA 相關(guān)領(lǐng)域的工作。2011年加入賽靈思公司，專攻庫特性描述與建模，HDL，仿真與綜合，靜態(tài)時(shí)序分析以及跨時(shí)鐘域（CDC）與同步相關(guān)內(nèi)容。