PCB設(shè)計中的要點：

1、選擇PCB板材

選擇PCB板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計非常高速的PCB板子(大于GHz的頻率)時這材質(zhì)問題會比較重要。 例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損(dielectric loss)會對信號衰減 有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介 質(zhì)損在所設(shè)計的頻率是否合用。

2、避免高頻干擾

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾 (Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces 在模擬信號旁邊,還要注意數(shù)字地對模擬地的噪聲干擾。

3、解決信號的完整性問題

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗 (output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

4、實現(xiàn)差分布線方式

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距 由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走 在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side實現(xiàn)的方式較多。 

5、在只有一個輸出端的時鐘信號線情況下，實現(xiàn)差分布線

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時 鐘信號是無法使用差分布線的。

6、接收端差分線對間的匹配電阻

接收端差分線對間的匹配電阻通常會加， 其值應等于差分阻抗的值。這樣信號品質(zhì)會好些。

7、差分對的布線要靠近且平行

對差分對的布線方式應該要適當?shù)目拷移叫小Ｋ^適當?shù)目拷且驗檫@間距會影響到差分 阻抗(differential impedance)的值， 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近， 差分阻抗就會不一致， 就會影響信號完整性 (signal integrity)及時間延遲(timing delay)。

8、處理實際布線中的一些理論沖突的問題

a. 基本上，將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat)， 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 

b. 晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必須滿足loop gain與phase的規(guī)范， 而這模擬信號的振蕩規(guī)范很容易受到干擾， 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠， 地平面上的噪聲也會影響正反饋振蕩電路。所以，一定要將 晶振和芯片的距離進可能靠近。

c. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead，不能造成信號的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCB疊層的技 巧來解決或減少EMI的問題， 如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead的方式，以降低對信號的傷害。

9、解決高速信號的手工布線和自動布線之間的矛盾

現(xiàn)在較強的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到 自動布線出來的走線方式是否能符合設(shè)計者的想法。另外，手動調(diào)整布線的難易也與繞線 引擎的能力有絕對的關(guān)系。例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以，選擇一個繞線引擎能力強的布線器，才是解決之道。