來源：FPGA技術實戰

引言：本文描述了ADC和FPGA之間LVDS接口設計需要考慮的因素，包括LVDS數據標準、LVDS接口數據時序違例解決方法以及硬件設計要點。

1. LVDS簡介

1.1 什么是LVDS?

LVDS(低壓差分信號)標準是業界流行的差分數據傳輸標準，它是雙線、低擺幅差分信號。其優點包括以下幾點：

?低電源電壓運行

?高速數據傳輸

?良好的共模噪聲抑制

?噪音產生更少

圖1：LVDS發送器和接收器

LVDS是在100Ω的受控阻抗介質上進行基帶數據傳輸，其中傳輸介質可以是PCB走線、背板或電纜。如圖1所示，LVDS輸出由約3.5mA的電流源組成，該電流源驅動差分對。LVDS接收器具有高直流輸入阻抗，因此，LVDS驅動器的大部分電流流過100Ω的終端電阻器，在接收器輸入端產生約350mV的電壓。

1.2 LVDS標準

表1所示的ANSI/TIA/EIA-644-A(LVDS)標準定義了LVDS信號。本標準定義了驅動器輸出和接收器輸入特性，它是一個純電氣標準。它不包括基本規范、協議甚至完整的電纜特性，因為這些都取決于應用。這允許在許多應用中輕松采用，也允許參考標準根據所需的信號質量和媒體長度或類型指定所需的最大數據速率。

表1：ANSI/TIA/EIA-644(LVDS)標準

1.3 LVDS優于單端標準的優勢

LVDS中使用的差分數據傳輸方法比CMOS等單端方案更不容易受到共模噪聲的影響。因為差分傳輸使用兩條具有相反電流和電壓擺動的線來傳輸數據，而不是CMOS中使用的一條線。LVDS接收器只會查看兩個信號之間的差異，可以消除共模噪聲。另外，由于磁場的抵消，差分信號也傾向于比單端信號輻射更少的噪聲。此外，電流模式驅動器不易產生振鈴和開關尖峰，進一步降低了噪聲。LVDS與其他信號標準的比較如表2所示。

表2：LVDS與其他信號標準的比較

ANSI/TIA/EIA標準基于一組限制性假設建議最大數據速率為655Mbps，并基于無損耗介質提供了1.923Gbps的理論最大值。數據傳輸的最終速率和距離取決于介質的衰減特性和來自環境的噪聲耦合。

圖2：共模電壓范圍

2. ADC LVDS數據的邊沿捕獲分析

當LVDS接收器中沒有足夠的建立和保持時間來捕獲數據時，稱為邊邊沿獲。由于LVDS對之間的PCB走線長度不匹配，可能會發生數據的邊沿捕獲。例如，如果6個DDR LVDS對沒有以相同的距離路由到FPGA，則邊沿捕獲發生在12位ADC中。在邊沿捕獲期間，一些數據位可能會改變其值，導致FPGA不能正確采樣ADC數據。

圖3：顯示了從ADS6129 12位ADC在FPGA內捕獲的邊沿捕獲數據

由于ADC數據的邊緣捕獲，在圖3中觀察到峰值。在這種情況下，對比特D6和D8觀察到邊沿捕獲。峰值是由于D6和D8位的建立和保持時間違規造成的。x軸表示采樣數，y軸表示12位ADC的信號幅度。

3. 處理邊沿捕獲問題

邊沿捕獲問題可以通過兩種方法來解決。一種方法是使用ADC LVDS功能來改變LVDS數據線相對于LVDS輸出時鐘的延遲。另一種方法是使用FPGA內部的延遲組件。

3.1 使用ADC內部的延遲特性

通過使用ADC的串行接口或并行模式調整輸出時鐘邊沿，ADC LVDS數據可以相對于時鐘延遲。只有調整輸出時鐘邊沿才有可能改變所有LVDS對相對于輸出時鐘的建立和保持關系。圖4提供了ADS6129串行模式下時鐘位置偏移功能的詳細信息。

圖4：串行模式下ADS6129的時鐘位置偏移特性

另外，ADS6129為并行模式控制時，可以通過控制SEN引腳電壓來控制時鐘延遲，如表3所示。

表3：SEN–模擬控制引腳

3.2 使用FPGA內部的延遲特性

解決邊沿捕獲問題的另一種方法是利用FPGA內部的延遲特性。FPGA的每個LVDS對都有延遲組件。例如，Xilinx FPGA具有稱為“IDELAY”的延遲元件，可用于更改每個LVDS對的單獨延遲。FPGA的IDELAY非常靈活，可以插入任何LVDS ADC對和FPGA之間。對于圖2所示的邊沿捕獲問題，LVDS對D6_D7和D8_D9需要使用IDELAY組件進行延遲。此外，LVDS數據對之間的偏斜也可以通過在FPGA內使用此IDELAY組件來補償。

圖5：FPGA延遲塊與ADC LVDS數據

4. 使用ADC測試模式功能檢查ADC和FPGA LVDS數據時序

為了驗證建立和保持時間，系統設計人員可以使用測試模式生成可以在FPGA內部驗證的特定模式。在測試模式下，可以使用用戶自定義模式對每個上升沿和下降沿的位翻轉進行編程。這是用FPGA測試ADC LVDS數據接口健康狀況的最佳方法。圖6提供了ADS6129和ADS6149的這種測試模式特征的信息。

圖6：ADC內部的自定義測試模式選項

該測試確定了ADC和FPGA之間的正確接口。如果測試模式通過，則可以認為ADC LVDS與FPGA的數據接口是正確的。圖7顯示了10 MHz NORMAL模擬輸入信號的數字化數據眼圖。

圖6：10MHz正常輸入模擬信號的數字化數據眼圖

5. ADC與FPGA之間LVDS信號布線設計考慮

(1)如果ADC輸出和FPGA輸入引腳之間的布線距離較大，則必須注意將差分阻抗保持在100Ω附近。差分對的總長度并不重要，但在指定內差分對之間的匹配很重要。此匹配規范取決于ADC采樣率以及設置和保持時間裕度。

(2)在ADC LVDS輸出和FPGA輸入之間的任何跨分割處，差分特性阻抗應在90Ω至110Ω之間，由于LVDS信號的邊緣速率很快，阻抗匹配非常重要。

(3)最好在PCB中使用至少4層。高速設計需要接地、電源和單端信號(如CMOS)以及LVDS信號的單獨層。

圖7：典型4層PCB層疊

(4)LVDS線路的最小PCB通孔數量。最好使用45度轉彎，避免90度轉彎。

(5)LVDS信號在沒有終端電阻器的情況下無法工作。最好的選擇是使用FPGA的內部100Ω終端電阻器(如果可用)。對于內部FPGA終端電阻器，輸入LVDS終端寄存器需要在FPGA粘合邏輯中設置為“TRUE”。

(6)在頂層上布線高速走線可以避免通孔以及通孔引起的電感。然而，在中間層上布線高速走線有助于更好地抑制噪聲。在帶狀線(中間層)而不是微帶線(頂部/底部)上路由噪聲信號有助于減少EMI。

圖8：微帶線與帶狀線