新思科技深度參與2025 RISC-V中國峰會并于2025年7月16日舉辦同期活動“新思科技RISC-V科技日”技術論壇，聚焦“從芯片到系統重構RISC-V創新”主題，議題覆蓋當前最前沿的技術領域，通過在RISC-V技術探索分享與多維度討論，為與會者提供了新思科技在賦能RISC-V技術創新的全面視角，從而更進一步促進中國RISC-V產業發展與生態構建。

從芯片到系統，RISC-V以開源標準助力SoC創新

新思科技工程資深副總裁Yankin Tanurhan博士做開場演講，分享新思科技在RISC-V技術探索方面取得進步與思考。

他表示，全球RISC-V出貨量將從2024年的270億顆增長至2030年的1160億顆，年復合增長率達 34%；中國市場的增速更快，從138億顆增長至635億顆，復合增長率 37%；在RISC-V采納速度方面，已成為全球增長最快的ISA。RISC-V 的開放性和模塊化設計使其成為未來計算架構的重要組成部分，尤其適用于定制化SoC設計（如AI、IoT、汽車電子）、邊緣計算與嵌入式系統等領域，RISC-V 的靈活性使得芯片設計者可以根據具體應用場景定制指令集，從而實現更高的性能和能效比。

RISC-V 的成功不僅依賴于架構本身，還需要完整的EDA工具鏈、IP生態和驗證平臺。深耕RISC-V領域多年，新思科技推出EDA工具 +ARC-V處理器IP+ 快速驗證平臺三位一體協同創新的RISC-V整體解決方案，不僅推出基于RISC-V架構的ARC-V處理器IP，包含RMX系列、RHX系列、RPX系列，可為客戶提供差異化SoC 設計和優化所需的技術支持；同時還提供面向RISC-V處理器與SoC的全面EDA工具和參考方法學，從芯片到系統加速RISC-V創新。

ASIP Designer：為特定應用工作負載擴展RISC-V內核

可擴展性是RISC-V的核心優勢之一，現已被越來越來越多的設計者所采用。一般來說RISC-V架構的擴展可以分為兩種，一種是標準性的擴展，另外一種是定制化的擴展。其中標準型擴展需要在RISC-V社區中提出并開發，用于社區共同關注的全新領域，最后按照批準流程通過RISC-V委員會的協作審查。定制化擴展則主要由設計團隊開發，達到高效執行特定應用的工作負載的目標，主要有三種類型，分別是帶有自定義協處理器的RISC-V、帶有小規模ISA擴展的RISC-V、帶有大規模ISA擴展的RISC-V。

ASIP Designer是新思科技開發的用于設計、實現、編程和驗證專用指令集處理器的工具。利用ASIP Designer，芯片設計人員可以快速獲得優化的C/C++編譯器、周期精確的模擬器和ASIP可綜合硬件實現，同時，RISC-V的nML模型會隨工具一起提供，設計人員還可以根據需求對nML模型進行擴展。另外，通過使用ASIP獨有的compiler-in-the-loop和synthesis-in-the-loop方法學，能夠將ISA和微架構快速調整到適合的應用領域，并且完全支持上述RISC-V的各種擴展類型。

因此，作為可基于RISC-V架構的處理器設計工具，ASIP Designer非常適用于應用于特定負載的專用指令集處理器的設計。

ARC-V：利用RISC-V高級中斷架構擴展滿足實時應用需求

RISC-V在現實世界的應用，尤其是在汽車應用領域，如嵌入式視覺、雷達/激光雷達、駕駛安全等方面，處理器響應中斷時的最大延遲具有可確定性非常重要。因此，新思科技投入大量時間研究了RISC-V高級中斷架構（即AIA架構），該架構在多核配置支持、基于MPU的虛擬化技術、內部進程或中斷處理等方面表現優異。其設計與RISC-V 架構高度契合，包括虛擬機監控程序和硬件擴展功能，并提供了一個統一的程序模型和靈活的參數。

然而，這種AIA架構缺乏一些實時確定性應用程序所必需的能力，即能夠定義一種機制來傳遞那些實時中斷的信息。為此，新思科技在擴展 RISC-V 中斷架構的過程中引入了實時中斷交付機制，以滿足實時應用需求，即“RISC-V 實時中斷架構擴展（RTIA）”。RTIA在現有 AIA 基礎上新增三項關鍵能力：

直接消息信號中斷（DMSI），實現單核或多核確定性低延遲中斷投遞

嵌套向量中斷模式，支持 255 級高優先級中斷及鏈式共享向量

硬件中斷棧指針管理，減少上下文切換開銷

驗證結果顯示，采用RTIA架構的單核中斷延遲僅 12–28 周期，中斷電路硬件面積增加約 15%，同時可向后兼容 RISC-V 特權規范與 AIA。另外，該擴展已集成到 ARC-V RHX-115-FS 32 位 1–16 核功能安全處理器，支持鎖步/混合模式、虛擬化和混合關鍵性應用，能夠滿足 L3-L5 自動駕駛、雷達/視覺實時處理需求。

目前指令功能級和時許精確級模擬器、編譯器、Linux 內核補丁及 Type-1 虛擬機監控程序原型均已就緒；新思科技正聯合 RISC-V 國際協會組建工作組，推動 RTIA 成為標準擴展。該方案已在模擬器和嵌入式處理器部署，正擴展至 RX 系列，與虛擬機管理程序供應商、Linux 社區合作，并推動成立 RISC-V 工作組，計劃將其納入標準。

一站式處理器驗證方案，全面加速RISC-V從IP到SOC驗證交付

驗證是通過一系列測試和驗證流程確保IP/CPU等的功能、性能及兼容性符合設計要求的過程。RISC-V作為一種新興且處于快速發展過程中的新架構，其處理器驗證面臨著眾多的挑戰，如設計復雜性（包括架構、微架構、實現選擇和自定義功能等）、處理器IP的來源（內部、開源、供應商+自定義指令）、使用狀態（微控制器/應用處理器，封閉與開放外部軟件開發）、驗證生產力和關閉時間、團隊經驗（設計人員和驗證工程師）、處理器驗證方法、工具選擇等。

基于上述挑戰，新思科技開發出了面向RISC-V處理器驗證提供“一站式工具箱”，其核心方案如下：

ImperasDV：提供鎖步比較設計驗證方法，允許在SystemVerilog環境中運行被測設備（DUT）并構自動化驗證平臺，通過指令測試生成器、RTL DUT子系統、功能覆蓋率等組件實現高效驗證。其工具鏈支持RISC-V ISA基礎及Vector、DSP/SIMD、Bitmanip等擴展功能。其核心組件包含ImperasDV、ImperasFPM、RISC-V驗證接口（RVVI）、ImperasFC。其中ImperasDV用于比較和檢查架構狀態，ImperasFPM是被測處理器架構模型，RISC-V驗證接口（RVVI）用于將DUT連接到ImperasDV的SystemVerilog接口，ImperasFC則是一個RISC-V指令集的SystemVerilog功能覆蓋模型。

STING：用于驗證RISC-V處理器和SoC的隨機自檢測試生成器，能夠支持多核架構，并配置整個系統的地址空間、緩存層級等參數。STING還可以通過在底層隨機生成測試場景，可以在較短的時間內對復雜的硬件進行驗證，從而加速驗證過程。STING所生成的測試場景，不僅支持對指令集的擴展進行驗證，還能模擬多種復雜的異常場景，極大地提高了驗證的覆蓋面和準確性。另外，STING可以將其生成的隨機測試轉換為二進制文件，用戶可以在不同平臺上進行驗證復現。

由ImperasDV和STING組成的集成設計驗證解決方案，其測試范圍涵蓋了與CSR相關的問題、

時序依賴、陷阱等相關問題，以及每個向量指令的功能驗證等，可以顯著幫助開發團隊加速驗證進程，提升產品的穩定性和可靠性。

新一代HAPS-200加速RISC-V HPC軟硬件系統驗證：案例分析

本次活動特邀阿里巴巴達摩院玄鐵生態高級研發工程師李輝與新思科技資深應用工程師黃進和司鵬昊，共同分享HAPS-200加速達摩院C930下一代高性能處理器核心的研發等成功客戶案例。

HAPS-200是新思科技面向百億門級 RISC-V 數據中心 SoC發布的新一代硬件輔助驗證平臺，它是業界性能最高、可擴展性最強的硅前原型系統。由于其高性能，HAPS可用于硅前軟件開發以及系統環境中的高速接口驗證，且與上一代相比，HAPS-200 6 FPGA平臺具有2倍的性能、3倍的容量、更快的編譯時間以及4倍的調試容量和帶寬。同時，HAPS-200還保持與HAPS生態系統的兼容性，支持與HAPS-100的混合系統。

另外，HAPS-200搭載6顆AMD Versal Premium VP1902 FPGA，平臺可以適配ProtoCompiler與ZeBu軟件，支持同步/異步時鐘、可擴展互聯與標準HT3，支持各種復雜接口解決方案，兼顧原型驗證與早期軟件啟動，實現RTL-to-bitfile一周級交付。可在同一硬件上先以仿真級精度（ZeBu）調試，再切換至原型級速度（HAPS）運行，真正做到“左移”驗證。

在應用方面，阿里達摩院玄鐵C930高性能旗艦處理器在HAPS-200上完成業界首發，80 MHz主頻下5天內完成OS、SPEC、AI及KVM虛擬化全套軟件啟動，驗證效率較傳統仿真提升1000倍。另外，國內某RISC-V HPC SoC集成多核一致性mesh、DDR5-5600、PCIe Gen5及多die互聯，在2×HAPS-200系統上以75 MHz主頻、16 M bus時鐘完成功能、指令、應用、Linux回歸及benchmark壓測，得分與最終硅片一致。

在活動現場，幾位嘉賓演示了三個技術Demo：

新思科技HAPS-200超高性能原型驗證平臺，助力達摩院C930下一代高性能處理器核心的業界首發

新思科技RISC-V 隨機測試生成器STING x HAV硬件加速驗證平臺, 強強聯手加速開芯研究院昆明湖多核驗證

新思科技HAPS原型平臺加速FuSa驗證，助力車規級RISC-V核心開發

面向RISC-V Soc的ZeBu協議驗證解決方案

隨著基于RISC-V架構的SoC正日益廣泛地應用于物聯網/AI/HPC/數據中心領域，其協議驗證面臨著巨大挑戰。在用戶方面，協議解決方案的啟動和問題調試、系統級測試與調試、性能測量與真實設備的合規性測試都是難以回避的痛點。

針對以上用戶開發RISC-V架構的痛點，新思科技推出了基于ZeBu平臺的Xtor/MM/VSA/SA解決方案。該方案的優勢在于集成了行業最廣泛的虛擬協議設備組合，還擁有行業最可靠的ZeBu硬件上的最快虛擬解決方案，可用于HPC、AI、IoT、圖形和數據中心設計的端到測試以及硬件和全棧軟件/驅動程序/固件驗證的預硅驗證平臺（從ZeBu上的SW到實際硅片進行少量修改），另外方案還具備高級調試功能（全軟件/硬件可見性）加上最快周轉時間并支持保存和恢復。

在整個方案中，ZeBu Xtor是新思科技針對Emulation推出的核心驗證組件，將協議驗證效率、存儲模型智能化、系統協同能力深度融合，解決了復雜SoC在仿真環境中驗證的多種痛點，極大的提升驗證效率，靈活的Xtor組合也為場景驗證提供有力支撐，成為5G、AI芯片、汽車電子等高性能SoC驗證的高效方案。

另外，VSA（Virtual System Adapter）是業界首個5G O-RAN虛擬驗證解決方案，適用于ZeBu早期軟件驗證的靈活虛擬解決方案，其具有高性能靈活架構，擁有最全面的虛擬解決方案組合，支持面向下一代CXL、PCle、以太網、USB、UFS等主機和設備的解決方案，以及5G測試。另外，該方案還在保持“后硅連續性”的同時向左轉移，在硅前和硅后階段之間能夠重復使用腳本、配置、軟件負載、測試臺和測試用例。

SA（Speed Adaptors）方案則主要是將DUT連接到現實世界，與現實世界進行高保真驗證，它可以支持30多種協議，包括CXL2.0、PCle Gen6、以太網800G、USB3.1和各種調試器接口等。另外，SA方案還可以保證從ZeBu仿真到HAPS原型設計的連續性，使在ZeBu或HAPS上以較低速度運行的設計能夠與現實世界中的設備和測試器連接。目前，采用新思科技SA方案的的客戶已交付200多個系統，總計30多個WW客戶。

RISC-V內核形式驗證方案

隨著SoC 設計的復雜性快速提升，傳統的基于激勵驅動方法的仿真驗證已無法滿足設計者的要求，業內迫切需要一種能夠加速驗證和調試，縮短總進度周期，提高可預測性的驗證方法。基于業界的迫切需求，新思科技推出的新一代形式化驗證解決方案VC Formal，它利用數學的方法進行一個窮舉式證明方法，擁有出色的容量、速度和靈活性，可驗證某些最艱巨的SoC設計挑戰，比如關鍵模塊bug-free驗證。，VC Formal結合統一的VCS編譯、Verdi調試幫助用戶減少遷移投入，快速調試遇到的問題。Formal解決方案能夠始終如一地提供更高的性能和容量，發現更多缺陷，針對更大型設計提供更多信心，并通過與VCS功能驗證解決方案的本地集成實現更快的覆蓋收斂。

VC Formal解決方案包括10+APP：屬性驗證（FPV）、自動提取屬性（AEP）、覆蓋分析器（FCA）、連接性檢查（CC）、時序等效性檢查（SEQ）、寄存器驗證（FRV）、形式化Testbench分析器（FTA）、形式導航器（NAV）以及用于驗證標準總線協議的一組斷言IP（AIP）等等。

在RISC-V內核的驗證中，所有能夠通過SVA的方式描述出來的控制邏輯，我們都可以通過FPV（屬性斷言驗證）來做檢查。針對運算邏輯，DPV（數據通路驗證）主要提供C算子和RTL的等價性檢查。SEQ（等價性檢查）可以保證RTL階段引入門控時鐘前后，兩份RTL的功能一致性。FSV（安全檢查），可以保證安全數據不會發生傳播泄漏，數據篡改。

另外，ISA的合規性完備測試，VC Formal RISC-V AIP還可以用在ISA驗證中。RISC-VRISC-VRISC-V它可以形式化測試所有可能的RISC-V指令場景，減少調試周轉時間，其驗證指令執行控制和基本ISA數據路徑，并可用于多種配置和內核。

虛擬原型驅動下的RISC-V軟件開發、優化和測試

隨著應用場景不斷的加速創新及與SoC匹配的整個系統架構的復雜性大幅增加，虛擬原型技術現已逐漸取代物理原型技術，成為幫助開發者們應對軟件挑戰的重要工具。

虛擬原型由SoC的抽象軟件仿真模型與硬件系統組成，開發者可以用等效的軟件模型代替硬件，從而更早地進行軟件開發。本質上，虛擬原型是能夠執行嵌入式軟件代碼的完整系統的全功能軟件模型，一個完整的虛擬原型包含快速指令集和外設模型，可執行與最終產品系統中相同的代碼。

新思科技開發的虛擬原型技術Virtualizer 工具包（也稱為VDKs），是一種使用虛擬原型作為目標軟件開發的工具包，VDKs是執行目標代碼的系統的全功能模型。其具有早期可用性、高性能（50-100MHz，Linux在30秒內啟動）、可擴展的部署、高生產率（可觀察，控制和重復性，故障注入支持，可腳本化）特點。

隨著Imperas于2023年12月被新思科技收購，其適用于RISC-V的ImperasFPM（快速處理器模型）也融入到了新思在RISC-V架構上的虛擬原型技術中，其所有型號在Virtualizer中都以TLM庫的形式原生提供，而RISC-V TLM庫已完全驗證并集成到Virtualizer中。如使用參考設計的預集成RISC-V模型，可以立即開始開發；通過新思科技服務為定制RISC-V內核開發ImperasFPM的能力；模型可與Virtualizer的全套工具一起使用，包括調試和分析。

另外，Virtualizer/VDK還可以與HAPS/ZeBu/EPx共用，形成混合仿真技術，從而為軟件開發人員提供早期、快速的軟件開發平臺。

除此之外新思科技的Platform Architect還提供cycle 精確的虛擬原型，在RISC-V的開發應用中，幫助極大的降低架構決策風險 ，并進行早期架構分析和優化。

將RISC-V規范統一為單一權威來源

RISC-V生態系統依賴于多個相互獨立的規范，然而隨著獨立規范的增加，由此引發的規范風險也逐漸暴露出來，即RISC-V通常包含大量規范要求和各類文檔需要檢索，而要從這海量的信息中篩選出關鍵要素是極其困難的。比如2015年RISC-V僅有5個擴展，2025年已超200個，其中ISA手冊、匯編手冊、偽指令、Sail語義等文檔分散在40-50份PDF中，格式為AsciiDoc，無法被工具直接消費，導致驗證、擴展、文檔生成全部靠人工，效率低且易出錯。

因此，新思科技推出 RISC-V Unified Database（UDB），以“單一可信源+機器可讀”理念，徹底解決當前規范碎片化、文檔龐雜、驗證困難的痛點。其目標集中在文件（ISA手冊、程序員參考手冊）、認證（結構測試、編碼驗證、體系結構參數）、工具（編譯器、調試器、國際空間站、技術參考手冊）三個領域。

目前，UDB已經取得很好的進展：RISC-V認證與指導委員會（SIG）正在利用統一數據庫（UDB）生成認證文檔，而測試套件則更可能采用分布式數據庫（DB）；高通創建了Xqci，一個只能通過UDB獲得的擴展；新思科技正在使用UDB生成ARC-V PRM；替換RISC-V操作碼。

全棧賦能，共塑RISC-V新時代

本次“2025新思科技RISC-V科技日”論壇活動通過對RISC-V六大議題的深度探討，全面展示了新思科技在RISC-V架構探索、處理器驗證、系統加速、安全擴展及生態標準化等領域的創新成果。從ASIP Designer的靈活擴展到ARC-V IP的差異化設計，從HAPS-200硬件驗證平臺的性能突破到ZeBu協議驗證與VC Formal形式化驗證的高效協同，新思科技以覆蓋“芯片到系統”的全棧解決方案，為RISC-V產業落地提供了堅實支撐。未來，新思將持續推動RISC-V技術標準化與工具鏈整合，攜手全球開發者加速RISC-V的創新發展與生態繁榮。