概述
AD9520-3提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且片內集成鎖相環（PLL）和電壓控制振蕩器（VCO）。片內VCO的調諧頻率范圍為1.72 GHz至2.25 GHz。也可以使用最高2.4 GHz的外部3.3 V/5 V VCO/VCXO。

AD9520串行接口支持SPI和I^2^C?端口。封裝內EEPROM可以通過串行接口進行編程，存儲用于上電和芯片復位的用戶定義寄存器設置。
數據表：*附件：AD9520-3 12路LVPECL 24路CMOS輸出時鐘發生器.pdf

AD9520具有12路LVPECL輸出（分為四組）。任一路1.6 GHz LVPECL輸出均可重新配置為兩路250 MHz CMOS輸出。

每組輸出均具有一個分頻器，其分頻比（從1至32）和相位（粗調延遲）均可以設置。

AD9520提供64引腳LFCSP封裝，可以采用3.3 V單電源供電。外部VCO的工作電壓最高可達5.5 V。獨立的輸出驅動器電源可以為2.375 V至3.465 V。

AD9520的額定工作溫度范圍為?40°C至+85°C標準工業溫度范圍。

1AD9520在本數據手冊中泛指AD9520系列的所有器件。但是，使用AD9520-3時，它僅指AD9520系列的該特定器件。

應用

• 低抖動、低相位噪聲時鐘分配
• SONET、10Ge、10G FC和其它10 Gbps協議的時鐘產生和轉換
• 前向糾錯（G.710）
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發器
• 自動測試設備（ATE）和高性能儀器儀表
• 寬帶基礎設施

特性

• 低相位噪聲、鎖相環（PLL）
• 片內VCO的調諧頻率范圍為1.72 GHz至2.25 GHz
• 自動/手動基準電壓源切換/保持模式
• 可選零延遲操作
• 12路1.6 GHz LVPECL/CMOS輸出分為4組
• 每個4通道組具有一個1至32分頻器，帶相位延遲
• SPI和I^2^C兼容型控制端口
• 非易失性EEPROM存儲配置設置

框圖

引腳配置描述

典型性能特征

操作理論

AD9520 - 3集成了片上鎖相環（PLL）和片上壓控振蕩器（VCO）。PLL模塊既可以與片上VCO配合使用，構建完整的鎖相環，也可以與外部VCO或壓控晶體振蕩器（VCXO）協同工作。PLL需要一個外部環路濾波器，該濾波器通常由少量電容和電阻組成。濾波器組件的配置用于確定工作PLL的環路帶寬和穩定性。

AD9520 - 3的PLL在從給定參考頻率生成時鐘頻率方面很有用。這包括將參考頻率轉換為更高頻率，以便進行后續的分頻和分配。此外，PLL還可用于在有噪聲的參考信號上濾除抖動和相位噪聲。AD9520 - 3的PLL參數的精確選擇取決于特定應用在噪聲和參考雜散方面的要求。AD9520 - 3的PLL具有靈活性和深度，使其能夠針對多種不同應用和信號環境進行定制。

PLL配置

AD9520 - 3允許對PLL進行靈活配置，以適應各種參考頻率、鑒頻鑒相器（PFD）比較頻率、VCO頻率、內部或外部VCO/VCXO，以及環路動態特性。這通過對R分頻器、N分頻器、PFD極性（僅適用于外部VCO/VCXO）、反沖脈沖寬度、電荷泵電流、內部VCO或外部VCO/VCXO的選擇，以及環路帶寬來實現。這些設置可通過可編程寄存器進行管理，并通過外部環路濾波器的設計來實現。

成功的PLL操作和令人滿意的PLL環路性能在很大程度上取決于PLL設置的正確配置，以及外部環路濾波器的設計對PLL操作的適配性。

ADIsimCLK是一款免費程序，可幫助設計和探索AD9520 - 3的功能，包括PLL環路濾波器的設計。

鑒頻鑒相器（PFD）

PFD接收來自R分頻器和N分頻器的輸入，并產生與兩者之間相位和頻率差成比例的輸出。PFD包括一個可編程延遲元件，用于控制反沖脈沖的寬度。此脈沖可確保PFD傳輸函數中無死區，并將相位噪聲和參考雜散降至最低。反沖脈沖寬度由寄存器0x017[1:0]設置。

需要注意的是，PFD允許的最大輸入頻率是有限制的。最大值是反沖脈沖設置的函數

電荷泵（CP）

電荷泵由PFD控制。PFD監測其兩個輸入之間的相位和頻率關系，并指示CP對積分節點（環路濾波器的一部分）進行充電或放電。積分和濾波后的CP電流被轉換為電壓，驅動內部VCO的調諧節點（或外部VCO的LF引腳，用于改變VCO頻率）。

CP可以設置（寄存器0x010[3:2]）為高阻抗（允許保持模式），或用于正常操作（嘗試鎖定PLL環路），或用于上電或下電（測試模式）。CP電流是可編程的，以8個步長從（標稱值）0.6 mA到4.8 mA進行調整。CP電流的標稱值為5.1 kΩ。CP電流的精確值可以使用以下公式計算：