TPS3808 系列微處理器監(jiān)控電路可監(jiān)控 0.4 V 至 5 V 的系統(tǒng)電壓，當 SENSE 電壓降至預(yù)設(shè)閾值以下或手動復(fù)位 （MR） 引腳降至邏輯低電平時，觸發(fā)漏極開路 RESET 信號。在 SENSE 電壓和手動復(fù)位 （MR） 返回到相應(yīng)閾值以上后，RESET 輸出在用戶可調(diào)的延遲時間內(nèi)保持低電平。
*附件：TPS3808 低靜態(tài)電流、可編程延遲監(jiān)控電路 數(shù)據(jù)表.pdf

TPS3808 器件使用精密基準來實現(xiàn) V 的 0.5% 閾值精度 它 ≤ 3.3 V。通過斷開 C 連接，可以將復(fù)位延遲時間設(shè)置為 20 msT引腳，300 ms，通過連接 CTpin 到 VDD 系列使用電阻器，或者用戶可以通過在 1.25 ms 和 10 s 之間連接 C 來調(diào)整Tpin 連接到外部電容器。TPS3808 器件具有 2.4 μA 的極低典型靜態(tài)電流，因此非常適合電池供電應(yīng)用。它采用 SOT-23 和 2mm × 2mm WSON 封裝，額定溫度范圍為 –40°C 至 125°C （T J ).

特性

• 具有可調(diào)延遲時間的上電復(fù)位發(fā)生器：1.25 ms 至 10 s
• 極低靜態(tài)電流：2.4 μA（典型值）
• 高閾值精度：0.5% （典型值）
• 提供 0.9 V 至 5 V 標準電壓軌的固定閾值電壓和低至 0.4 V 的可調(diào)電壓
• 手動復(fù)位 （MR） 輸入
• 漏極開路 RESET 輸出
• 溫度范圍：–40°C 至 125°C
• 小型 SOT-23 和 2mm × 2mm WSON 封裝

參數(shù)

1. 產(chǎn)品概述

TPS3808是一款低靜態(tài)電流、可編程延遲的監(jiān)控電路，用于監(jiān)控系統(tǒng)電壓并在電壓異常時提供RESET信號。該電路適用于DSP、微控制器、筆記本電腦、手持設(shè)備等多種應(yīng)用，特別適用于電池供電產(chǎn)品。

2. 主要特性

• ?低靜態(tài)電流?：典型值為2.4μA，適合電池供電設(shè)備。
• ?可編程延遲?：RESET信號延遲時間可從1.25ms調(diào)整至10秒。
• ?高閾值準確性?：0.5%典型值，確保電壓監(jiān)控的精確性。
• ?寬電壓范圍?：支持從0.4V到5V的電壓監(jiān)控。
• ?手動復(fù)位?：提供MR（Manual Reset）引腳，允許手動觸發(fā)RESET信號。
• ?小型封裝?：提供SOT-23和WSON封裝選項，適合空間受限的應(yīng)用。

3. 電氣特性

• ? 供電電壓（VDD） ?：1.7V至6.5V。
• ? 靜態(tài)電流（IDD） ?：VDD=3.3V時，典型值為2.45μA；VDD=6.5V時，典型值為2.76μA。
• ? RESET低電平輸出電壓（VOL） ?：VDD=1.8V時，典型值為0.4V；VDD=3.3V至6.5V時，典型值為0.4V。
• ?閾值電壓準確性?：V IT ≤3.3V時為±0.5%，3.3V < V IT ≤5.0V時為±1.0%。

4. 引腳功能

• ?RESET?：開漏輸出，當監(jiān)控電壓低于閾值或MR引腳被拉低時，RESET輸出低電平。
• ?GND?：接地引腳。
• ?MR?：手動復(fù)位輸入，低電平有效，用于手動觸發(fā)RESET信號。
• ?CT?：復(fù)位延遲編程引腳，通過連接不同元件設(shè)置RESET信號的延遲時間。
• ?SENSE?：電壓監(jiān)控輸入，連接需監(jiān)控的電壓源。
• ?VDD?：供電電壓輸入。

5. 延遲時間設(shè)置

• ?固定延遲?：CT引腳開路時，延遲時間為20ms；CT引腳連接至VDD并通過電阻時，延遲時間為300ms。
• ?可編程延遲?：CT引腳連接至GND和外部電容，延遲時間根據(jù)電容值和內(nèi)部電流源確定，范圍從1.25ms至10秒。

6. 應(yīng)用領(lǐng)域

• DSP或微控制器應(yīng)用
• 筆記本電腦和臺式電腦
• PDA和手持產(chǎn)品
• 便攜式電池供電產(chǎn)品
• FPGA和ASIC應(yīng)用

7. 封裝與尺寸

• ?SOT-23封裝?：2.90mm x 1.60mm
• ?WSON封裝?：2.00mm x 2.00mm

8. 熱信息

• ?SOT-23封裝?：θJA = 180.9°C/W
• ?WSON封裝?：θJA = 178.1°C/W

9. 布局建議

• 確保VDD引腳連接低阻抗電源，并在VDD引腳附近放置0.1μF陶瓷電容。
• MR和SENSE引腳的走線應(yīng)盡可能短，以減少寄生效應(yīng)。
• 若CT引腳未連接電容，應(yīng)最小化該引腳的寄生電容，以避免影響RESET延遲時間。