1. 引言

隨著嵌入式技術(shù)飛速發(fā)展，高速電路的開(kāi)發(fā)面臨器件尺寸縮小、時(shí)鐘頻率提升、布線密度增加等因素，嵌入式產(chǎn)品在信號(hào)傳輸、電源質(zhì)量等問(wèn)題上要求日益提高。為確保高速電路在產(chǎn)品整個(gè)生命周期內(nèi)的可靠性，必須采用先進(jìn)的可靠性技術(shù)。

武漢萬(wàn)象奧科學(xué)習(xí)易瑞來(lái)殷老師可靠性相關(guān)課程與經(jīng)驗(yàn)，以更好的應(yīng)對(duì)這些挑戰(zhàn)。

2. 高速電路開(kāi)發(fā)的挑戰(zhàn)

由于產(chǎn)品和器件的尺寸不斷縮小，器件的時(shí)鐘頻率越來(lái)越高，信號(hào)邊緣速率也越來(lái)越快，導(dǎo)致高速電路問(wèn)題日益突出?，F(xiàn)在IC的集成規(guī)模越來(lái)越大，管腳數(shù)量越來(lái)越多，單板上布線的密度不斷加大，IC的電源電壓逐漸降低、電流逐漸加大，功耗越來(lái)越大。

以上幾個(gè)方面就是現(xiàn)代高速電路開(kāi)發(fā)的最新挑戰(zhàn)，對(duì)設(shè)計(jì)者的可靠性設(shè)計(jì)水平提出了更高的要求。

高速電路中的器件參數(shù)不一致，或發(fā)生飄移，使得整個(gè)電路的性能逐步降低，直至功能完全喪失。也可能產(chǎn)生過(guò)電應(yīng)力或降額不足，使器件失效。SI問(wèn)題的隱蔽性較大，往往在出廠前無(wú)法測(cè)試或通過(guò)老化篩選出問(wèn)題，帶來(lái)可靠性隱患。

可靠性設(shè)計(jì)主要就是解決產(chǎn)品在整個(gè)生命周期內(nèi)出現(xiàn)的品質(zhì)問(wèn)題，既可以解決產(chǎn)品性能退化的問(wèn)題，也可以解決器件失效的問(wèn)題。可靠性技術(shù)在高速電路中的應(yīng)用主要有最壞情況數(shù)字電路時(shí)序容差分析、串?dāng)_分析和電源完整性技術(shù)等。

3. 高速電路可靠性問(wèn)題

高速電路引起的可靠性問(wèn)題主要有以下5個(gè)方面：

信號(hào)傳輸延時(shí)逐步加大，造成時(shí)序失效。

信號(hào)波形失真逐步加大，造成信號(hào)讀取錯(cuò)誤。

信號(hào)之間的串?dāng)_逐步加大，產(chǎn)生誤碼或程序運(yùn)行錯(cuò)誤。

電源質(zhì)量和地彈逐步變壞，影響器件的正常工作。

EMC指標(biāo)逐漸超過(guò)要求。

4. 高速電路設(shè)計(jì)的可靠性技術(shù)

解決上述5個(gè)方面的問(wèn)題，個(gè)人認(rèn)為可以采用以下3種可靠性技術(shù)來(lái)解決：

1) 運(yùn)用最壞情況分析（WCCA）方法，進(jìn)行數(shù)字電路時(shí)序分析，使傳輸線延時(shí)、波形失真等在整個(gè)生命周期內(nèi)不超過(guò)要求，保證高速數(shù)字電路的正常邏輯連接。

以前的電路板運(yùn)行速度較低，因此很少有時(shí)序問(wèn)題，現(xiàn)在的器件速度越來(lái)越快，時(shí)鐘周期為納秒級(jí)，傳輸走線延時(shí)的影響十分突出，已影響到器件能否正常工作，必須分析最壞情況下的時(shí)序參數(shù)。

數(shù)字電路時(shí)序容差分析主要是分析數(shù)字電路間的時(shí)序關(guān)系，即分析時(shí)序余量是否滿足要求。

為了分析該電路的時(shí)序容差情況，主要考慮三個(gè)方面的因素：器件本身的時(shí)序參數(shù)容差、PCB布線產(chǎn)生的時(shí)序容差、其他干擾產(chǎn)生的時(shí)序容差。

器件本身的時(shí)序參數(shù)容差分析主要是檢查輸出器件端口的時(shí)序參數(shù)是否滿足輸入器件端口的時(shí)序參數(shù)要求。并且對(duì)器件的時(shí)序參數(shù)按最壞情況考慮，不是按一般的典型值進(jìn)行分析。

PCB布線產(chǎn)生的時(shí)序容差分析主要是分析器件端口模型、傳輸線拓?fù)洹⒔K端匹配、負(fù)載數(shù)量等在最壞情況下，采用信號(hào)完整性（SI）仿真工具，分析傳輸信號(hào)延時(shí)和波形，得出對(duì)時(shí)序的影響。

其他干擾產(chǎn)生的時(shí)序容差分析主要是分析電源輸入、電源平面諧振特性、同步開(kāi)關(guān)噪聲、串?dāng)_等對(duì)信號(hào)時(shí)序的影響。

時(shí)序參數(shù)中最關(guān)鍵的是建立時(shí)間和保持時(shí)間兩個(gè)參數(shù)。如下圖，是某DDR存儲(chǔ)器的地址、控制、命令信號(hào)的保持時(shí)間要求，對(duì)其中的每個(gè)參數(shù)都要分析得到它們的最壞情況值，然后代入公式中得到容差值，如果大于0，表示容差滿足要求，如果小于0，表示容差設(shè)計(jì)不足，需要重新設(shè)計(jì)。

2) 運(yùn)用仿真和實(shí)驗(yàn)相結(jié)合的方法，準(zhǔn)確分析出串?dāng)_源和耦合途徑。

串?dāng)_是PCB設(shè)計(jì)時(shí)必須關(guān)注的可靠性問(wèn)題。由于被干擾信號(hào)上產(chǎn)生的脈沖或毛刺等多是半高電平，在CMOS信號(hào)的閾值附近，這樣造成的串?dāng)_問(wèn)題有很大的隨機(jī)性，很多不能在出廠前測(cè)試出來(lái)，在市場(chǎng)上也是時(shí)有時(shí)無(wú)，返修產(chǎn)品有時(shí)候很難重復(fù)失效現(xiàn)象，分析起來(lái)非常困難，這些都是典型的可靠性問(wèn)題。

串?dāng)_分析的方法推薦使用仿真和實(shí)驗(yàn)相結(jié)合的方法，既減少實(shí)驗(yàn)次數(shù)，又分析得比較全面。比如在分析一個(gè)串?dāng)_問(wèn)題時(shí)，有些工程師認(rèn)為是感性串?dāng)_，有些認(rèn)為是容性串?dāng)_，有些認(rèn)為是地彈噪聲。

我們知道，感性串?dāng)_和容性串?dāng)_的相同點(diǎn)是：串?dāng)_在遠(yuǎn)端為短脈沖，近端為長(zhǎng)信號(hào)。不同之處是：前向感性串?dāng)_和前向容性串?dāng)_的極性相反（如下圖），感性串?dāng)_產(chǎn)生的是噪聲電壓信號(hào)，是串接在被干擾導(dǎo)線上的，而容性串?dāng)_產(chǎn)生的是噪聲電流信號(hào)，是并接在被干擾導(dǎo)線和地之間的，也就是說(shuō)，感性串?dāng)_隨負(fù)載增大而減小，容性串?dāng)_隨負(fù)載增大而增大?？衫眠@兩點(diǎn)來(lái)辨別容性串?dāng)_和感性串?dāng)_。如果完全用實(shí)驗(yàn)的方法，那么要用很多的單板來(lái)進(jìn)行割線、飛線、焊接器件等，做多次實(shí)驗(yàn)，但是用仿真的方法就方便經(jīng)濟(jì)得多了，而且?guī)缀蹩梢韵朐趺醋鼍驮趺醋觥?/p>

在PCB電路仿真中，把被串?dāng)_線負(fù)載電阻減小10倍時(shí)，串?dāng)_馬上顯著減小。可見(jiàn)降低對(duì)地阻抗可減小串?dāng)_大小，這是容性串?dāng)_的特征。

另外我們?nèi)サ粼诖當(dāng)_源和被串?dāng)_信號(hào)線中間的一塊灌銅地平面，提取出電路的仿真模型，在HSPICE中再次仿真，發(fā)現(xiàn)串?dāng)_顯著增加。這也是容性串?dāng)_的一個(gè)證明。注意，這種方法是不能通過(guò)實(shí)際測(cè)試驗(yàn)證的，只能通過(guò)仿真來(lái)分析。

同時(shí)通過(guò)實(shí)際測(cè)試發(fā)現(xiàn)，串?dāng)_源的正跳變?cè)诒桓蓴_信號(hào)線上對(duì)應(yīng)為正的串?dāng)_信號(hào)，負(fù)跳變?cè)诒桓蓴_信號(hào)線上對(duì)應(yīng)為負(fù)的串?dāng)_信號(hào)。

綜上所述，根據(jù)上述串?dāng)_形式判別方法，再通過(guò)上面幾點(diǎn)的仿真和實(shí)測(cè)結(jié)果，能肯定該串?dāng)_為容性串?dāng)_占主導(dǎo)。最后針對(duì)容性串?dāng)_的特點(diǎn)，減小負(fù)載電阻，降低了串?dāng)_，電路恢復(fù)正常。

3) 運(yùn)用電源完整性（PI）方法，分析電源輸出濾波電路和電源平面設(shè)計(jì)，保證整個(gè)生命周期內(nèi)的電源都符合要求。

隨著信號(hào)頻率的增高和高速系統(tǒng)單板布線越來(lái)越密集，無(wú)噪聲的電源分配成為了PCB設(shè)計(jì)的一個(gè)主要挑戰(zhàn)。當(dāng)高速集成電路I/O端口同時(shí)改變狀態(tài)時(shí)，通過(guò)電源分配系統(tǒng)（PDS）的紋波噪聲隨頻率的變化而變化，這個(gè)噪聲既影響高速設(shè)備系統(tǒng)中的IC工作，同時(shí)干擾周圍的環(huán)境。

為了確保良好的電源分配，電源分配阻抗必須在一個(gè)很寬的頻率范圍內(nèi)控制在一個(gè)要求的目標(biāo)阻抗下。這可以通過(guò)在目標(biāo)頻率范圍內(nèi)仔細(xì)的考慮開(kāi)關(guān)電源，大電容，陶瓷電容以及電源/地平面對(duì)等等來(lái)實(shí)現(xiàn)。陶瓷電容一般作去耦用，在邏輯開(kāi)關(guān)時(shí)給需要大電流的驅(qū)動(dòng)器件提供本地補(bǔ)償。

上圖顯示了在控制電源分配系統(tǒng)（PDS）目標(biāo)阻抗時(shí)各個(gè)頻率范圍內(nèi)哪種器件是最有效的。

可以看出電源完整性工作主要有：確定目標(biāo)阻抗和選擇合適的PDS組成部分。

確定目標(biāo)阻抗主要是根據(jù)SSN（SimultaneousSwitchingNoise同步開(kāi)關(guān)噪聲）來(lái)計(jì)算動(dòng)態(tài)電流，然后根據(jù)電源變化的要求（一般為3－5％），計(jì)算出目標(biāo)阻抗。這個(gè)時(shí)候也必須根據(jù)可靠性設(shè)計(jì)規(guī)律，考慮最壞情況下的動(dòng)態(tài)電流，所以我們一般是假定所有I/O口同時(shí)切換，而且每個(gè)端口的輸出電流都取最大值。而電源變化的要求則需要取最小值。

對(duì)于PDS的各個(gè)部分，特別是電解電容和陶瓷電容，必須考慮器件的容差，因?yàn)殡娙莸膩?lái)料精度一般比較差，20％精度的電容最常使用。同時(shí)電容容值受溫度、濕度、氣壓以及壽命的影響也很顯著。我們分析過(guò)，考慮上述因素后，電容的容值最大可以變化1倍以上。而且電容內(nèi)部的分布參數(shù)（如ESR、ESL）都有很大容差。所以在PI分析中對(duì)電容參數(shù)也要選擇多個(gè)參數(shù)分別分析，得出最壞情況下的PDS阻抗曲線。如下圖所示。

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可以看出，用可靠性技術(shù)來(lái)分析電源完整性，不僅要分析典型值下的PDS系統(tǒng)阻抗特性，同時(shí)要根據(jù)器件在最壞情況下的參數(shù)容差，分析PDS的極限阻抗特性，達(dá)到在整個(gè)生命周期內(nèi)，電源對(duì)產(chǎn)品都不會(huì)引起可靠性問(wèn)題。