3 月 28 日-29 日，2024 國(guó)際集成電路展覽會(huì)暨研討會(huì)（IIC Shanghai）在上海成功舉行。此次盛會(huì)匯聚了集成電路產(chǎn)業(yè)的眾多領(lǐng)軍人物，共同探尋和把握集成電路產(chǎn)業(yè)的發(fā)展脈絡(luò)。

在 29 日舉行的 2024 中國(guó) IC 領(lǐng)袖峰會(huì)上，Cadence 數(shù)字產(chǎn)品資深高級(jí)總監(jiān)劉淼發(fā)表了題為《當(dāng)汽車電子遇見 3D-IC》的精彩演講；而在同期舉行的主題技術(shù)論壇上，Cadence 資深技術(shù)支持總監(jiān)王輝、Cadence 資深產(chǎn)品技術(shù)銷售經(jīng)理萬理也分別發(fā)表了題為《Cadence Optimity——利用 AI 應(yīng)對(duì)系統(tǒng)級(jí)分析挑戰(zhàn)》和《Cadence AI——芯片級(jí)到系統(tǒng)級(jí)的全棧式智能 EDA 解決方案》的精彩演講。

當(dāng)汽車電子遇見 3D-IC

在 2024 中國(guó) IC 領(lǐng)袖峰會(huì)上，劉淼闡述了汽車電子與 3D-IC 結(jié)合的未來趨勢(shì)，深入剖析了當(dāng)前電子世界的主要驅(qū)動(dòng)力，并分享了 Cadence 的創(chuàng)新解決方案。他表示：“創(chuàng)新是我們的基因，我們 30% 的投資用于研發(fā)，這也支撐了 Cadence 在過去三年推出了 20 個(gè)重量級(jí)的新產(chǎn)品。”

劉淼認(rèn)為，在技術(shù)驅(qū)動(dòng)因素對(duì)多個(gè)行業(yè)的影響下，半導(dǎo)體行業(yè)正經(jīng)歷前所未有的快速增長(zhǎng)。盡管 2023 年全球半導(dǎo)體市場(chǎng)有所下滑，但隨后強(qiáng)勁復(fù)蘇，預(yù)計(jì)在今年將有超過 10% 的增長(zhǎng)率。其中，汽車電子技術(shù)的進(jìn)步將對(duì)行業(yè)的發(fā)展起到重要推動(dòng)作用。

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Cadence 的策略是確保客戶成功

在介紹 Cadence 策略時(shí)，劉淼強(qiáng)調(diào)了三個(gè)同心圓概念：硅圈、系統(tǒng)圈和數(shù)據(jù)圈。三個(gè)圈相互關(guān)聯(lián)，緊密結(jié)合，共同推動(dòng)芯片、系統(tǒng)和數(shù)據(jù)的發(fā)展。

例如自動(dòng)駕駛，既依賴導(dǎo)航和場(chǎng)景等海量數(shù)據(jù)，還需要高效安全的系統(tǒng)，包含硬件、軟件和復(fù)雜的芯片，而硬件由越來越多、越來越復(fù)雜的芯片組成。

35 年來，Cadence 在 EDA 領(lǐng)域的優(yōu)勢(shì)主要體現(xiàn)在計(jì)算軟件——計(jì)算機(jī)科學(xué)加數(shù)學(xué)，包括實(shí)現(xiàn)計(jì)算的硬件。無論是硅 EDA 和 IP、大數(shù)據(jù)系統(tǒng)設(shè)計(jì)和分析，還是人工智能（AI），Cadence 都展現(xiàn)了強(qiáng)大實(shí)力。

他指出，如今人工智能已成為一種新的流行，而作為矩陣乘法的神經(jīng)網(wǎng)絡(luò)推理，利用反向傳播訓(xùn)練神經(jīng)網(wǎng)絡(luò)能實(shí)現(xiàn)非線性共軛梯度優(yōu)化，如 Cadence 的 Innovus。Cadence 的豐富經(jīng)驗(yàn)不僅可用于硅，還可以用于所有系統(tǒng)和 AI，甚至是將 EDA 計(jì)算軟件用于生物模擬。

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汽車電子挑戰(zhàn)和 Cadence 設(shè)計(jì)流程

劉淼表示，電動(dòng)汽車已經(jīng)成為中國(guó)出口最強(qiáng)勁的引擎，而汽車電子是電動(dòng)汽車最重要的組成部分之一，為了滿足電動(dòng)汽車越來越高的要求，汽車電子也不得不面對(duì)越來越復(fù)雜的挑戰(zhàn)。這些挑戰(zhàn)來源于安全、可靠和質(zhì)量三個(gè)方面的要求，例如，更先進(jìn)的工藝節(jié)點(diǎn)，更多的安全島機(jī)制，更及時(shí)的通訊速度，更長(zhǎng)的使用壽命，和更大規(guī)模的數(shù)據(jù)計(jì)算。

作為汽車電子數(shù)字解決方案驅(qū)動(dòng)者，Cadence 與車規(guī)芯片廠商、新勢(shì)力塑造者、創(chuàng)新創(chuàng)業(yè)者合作，為他們提供服務(wù)、軟件、硬件和 IP。

Cadence 的安全意圖格式 USF（統(tǒng)一安全格式）是一種與功能安全數(shù)據(jù)互操作性框架 IEEE P2815 保持一致的格式。USF 貫穿不同設(shè)計(jì)階段和產(chǎn)品，確保在整個(gè)設(shè)計(jì)流程中體現(xiàn)安全意圖。從預(yù)先編寫的 USF 文件或 Mida 的 FMEDA 分析開始，能夠?qū)?USF 結(jié)果交付給相應(yīng)的驗(yàn)證、實(shí)施、混合信號(hào)/模擬設(shè)計(jì)流程，還可以在不同設(shè)計(jì)團(tuán)隊(duì)間輕松交換。

劉淼也做了小小的技術(shù)普及，比如數(shù)字實(shí)現(xiàn)中的安全功能的兩個(gè)基本應(yīng)用：TMR 和 DCLS。TMR 通過克隆原始觸發(fā)器為具有投票邏輯的三元組提供投票機(jī)制，以檢測(cè)和糾正可能的邏輯值錯(cuò)誤，增強(qiáng)系統(tǒng)容錯(cuò)能力并提高可靠性。DCLS 則通過雙時(shí)鐘鎖定步進(jìn)方式確保模塊級(jí)冗余設(shè)計(jì)，進(jìn)一步提高系統(tǒng)可靠性。Cadence 完整的 USF 物理實(shí)現(xiàn)流程有助于實(shí)現(xiàn)車規(guī)數(shù)字設(shè)計(jì)。

劉淼還介紹了由中國(guó)研發(fā)團(tuán)隊(duì)實(shí)現(xiàn)的任意邊界的 DCLS 布局與隔離和檢查，這一全新的技術(shù)，不光服務(wù)了中國(guó)的客戶，還支撐了 Cadence 在歐洲和北美的車規(guī)芯片客戶。

Cadnece 在 2023 年推出的最新的帶著機(jī)器學(xué)習(xí)加持的 Voltus Insight 電源完整性分析方案。這個(gè)全新的分析方案可以和實(shí)現(xiàn)工具 Innovus 完美地結(jié)合起來，讓用戶基本無感的，在實(shí)現(xiàn)過程中修復(fù)絕大部分的壓降違例，從而極大提高汽車電子的可靠性，減少 ECO 時(shí)間，降低設(shè)計(jì)成本。

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后摩爾和超越摩爾時(shí)代的 3D-IC

劉淼還從封裝級(jí) 3D-IC 和晶圓級(jí) 3D-IC、同構(gòu)設(shè)計(jì)與異構(gòu)設(shè)計(jì)、3D-IC 路線圖和挑戰(zhàn)、鍵合密度、2.5D 到 3D 等角度強(qiáng)調(diào)了后摩爾時(shí)代 3D-IC 的重要性。他指出，隨著摩爾定律逐漸失效，晶圓級(jí) 3D-IC已成為行業(yè)的焦點(diǎn)。Cadence既支持封裝級(jí)、晶圓級(jí) 3D-IC，也支持同構(gòu)和異構(gòu)設(shè)計(jì)。從 2.5D 到 3D，其銅-銅鍵合密度提升了 1000 倍，而傳輸距離卻降低了接近 50 倍，這一先進(jìn)性，將極大地豐富系統(tǒng)公司從系統(tǒng)方面提升芯片性能的手段。

所以，Cadence 在晶圓級(jí) 3D-IC 上取得了長(zhǎng)足進(jìn)展，推出了基于 3D 混合布局的邏輯流內(nèi)存、適用于同質(zhì)和非同質(zhì)芯片組的強(qiáng)大的 3D Mixed Placer。為應(yīng)對(duì) 2.5D 到 3D-IC 的挑戰(zhàn)，Cadence 推出了業(yè)界首個(gè)集成的高容量統(tǒng)一的 Integrity 3D-IC 平臺(tái)，可在單個(gè)統(tǒng)一駕駛艙中進(jìn)行 3D 設(shè)計(jì)規(guī)劃、實(shí)施和系統(tǒng)分析。

劉淼最后表示，Cadence 的智能系統(tǒng)設(shè)計(jì)戰(zhàn)略是以計(jì)算軟件為核心開發(fā)的 AI 和算法解決方案，正在擴(kuò)展到新的系統(tǒng)域。Cadence 還致力于在核心 EDA 和關(guān)鍵 IP 上執(zhí)行這一戰(zhàn)略，并支持云端廣泛應(yīng)用，以實(shí)現(xiàn)普適性和可擴(kuò)展性。

利用 AI 應(yīng)對(duì)系統(tǒng)級(jí)分析挑戰(zhàn)

在 Chiplet 與先進(jìn)封裝技術(shù)研討會(huì)上，Cadence 資深技術(shù)支持總監(jiān)王輝分享了如何利用 AI 技術(shù)應(yīng)對(duì)系統(tǒng)級(jí)分析挑戰(zhàn)，介紹了 Cadence 的 OptimalityExplorer智能系統(tǒng)優(yōu)化助力系統(tǒng)設(shè)計(jì)突破與創(chuàng)新的能力。

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應(yīng)對(duì)不斷增加的復(fù)雜性和規(guī)模挑戰(zhàn)

王輝指出，隨著系統(tǒng)設(shè)計(jì)復(fù)雜性和規(guī)模不斷增加，傳統(tǒng)設(shè)計(jì)優(yōu)化方法已難以滿足需求，需要用AI技術(shù)來應(yīng)對(duì)挑戰(zhàn)。OptimalityExplorer 能加速實(shí)現(xiàn)最佳系統(tǒng)級(jí)設(shè)計(jì)性能，為設(shè)計(jì)師提供強(qiáng)大支持，實(shí)現(xiàn)平均 10 倍的設(shè)計(jì)收斂速度。

他解釋道，作為智能系統(tǒng)資源管理器，OptimalityExplorer 不僅具備快速確定最佳電氣性能的能力，還能探索完整設(shè)計(jì)空間，避免次優(yōu)局部極小值和極大值，將生產(chǎn)力平均提高 10 倍以上。

OptimalityExplorer 可擴(kuò)展解決方案采用AI驅(qū)動(dòng)的多物理優(yōu)化技術(shù)，涵蓋模擬、優(yōu)化和簽核等多個(gè)方面；突破性算法 Cadence Cerebrus 系統(tǒng)級(jí)探索涵蓋芯片、封裝、板和外殼，能夠更全面考慮系統(tǒng)設(shè)計(jì)的各個(gè)方面，實(shí)現(xiàn)更優(yōu)異的性能。

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AI 新技術(shù)為實(shí)際設(shè)計(jì)賦能

談到 AI 新技術(shù)，王輝強(qiáng)調(diào)了Optimality Explorer的強(qiáng)化學(xué)習(xí)優(yōu)化能力。與傳統(tǒng)設(shè)計(jì)優(yōu)化方法相比，它利用強(qiáng)化學(xué)習(xí)技術(shù)預(yù)測(cè)下一個(gè)樣本，能更高效地找到最優(yōu)解。這種“現(xiàn)在到未來”的方案可以使設(shè)計(jì)師更快獲得滿意的設(shè)計(jì)結(jié)果。

OptimalityExplorer 采用突破性的機(jī)器學(xué)習(xí)（ML）算法，以實(shí)現(xiàn)最小采樣、強(qiáng)化學(xué)習(xí)技術(shù)、全局最優(yōu)解決方案和首過成功。在提高設(shè)計(jì)生產(chǎn)力方面，吞吐量提高了 100 倍，實(shí)現(xiàn)了大規(guī)模并行化和線性可擴(kuò)展性，且支持云就緒。其應(yīng)用可擴(kuò)展到電路圖、3D 工作臺(tái)、3D 布局等多物理場(chǎng)，適用于所有設(shè)計(jì)階段。

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實(shí)例展現(xiàn) OptimalityExplorer 強(qiáng)大能力

王輝通過實(shí)例展示了 OptimalityExplorer 在實(shí)際設(shè)計(jì)中的應(yīng)用。從 AI 算法啟動(dòng)設(shè)計(jì)樣本，利用模擬引擎進(jìn)行分析；由 ML 模型基于初始數(shù)據(jù)點(diǎn)制定回歸模型，優(yōu)化設(shè)計(jì)參數(shù)并啟動(dòng)新案例。新模擬結(jié)果進(jìn)一步完善了 ML 模型，提高了決策質(zhì)量，效率提升了 10 倍，接近或優(yōu)于人類驅(qū)動(dòng)流程。

目前，OptimalityExplorer 已成功應(yīng)用于多個(gè)系統(tǒng)設(shè)計(jì)分析與優(yōu)化實(shí)例，如 112Gbps PAM4 通道優(yōu)化、高維天線優(yōu)化、三頻微帶天線參數(shù)優(yōu)化、FPC 差分對(duì)參數(shù)優(yōu)化以及 SI/PI 和 RF/天線應(yīng)用優(yōu)化，均提升了迭代收斂速度，并顯著提高了性能。

王輝表示，多位行業(yè)專家已對(duì) Cadence 的 Optimality Explorer 贊賞有加，認(rèn)為 Optimality Explorer 和 Clarity3D Solver 等工具幫助他們更快地找到最佳參數(shù)配置，加速了產(chǎn)品上市。

他最后表示，通過使用 OptimalityExplorer 等先進(jìn)工具，設(shè)計(jì)師能夠更好地應(yīng)對(duì)系統(tǒng)級(jí)分析挑戰(zhàn)，推動(dòng)系統(tǒng)設(shè)計(jì)的不斷創(chuàng)新與進(jìn)步。

芯片級(jí)到系統(tǒng)級(jí)全棧式智能 EDA 解決方案

在 EDA 與 IC 設(shè)計(jì)論壇上，萬理分享了芯片級(jí)到系統(tǒng)級(jí)全棧式智能 EDA 解決方案以及如何通過 AI 驅(qū)動(dòng)的優(yōu)化，實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)的革命性突破。

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人工智能正在改變?cè)O(shè)計(jì)面貌

萬理表示，智能系統(tǒng)時(shí)代面臨更多挑戰(zhàn)，工藝演進(jìn)使芯片復(fù)雜度不斷增加，傳統(tǒng)設(shè)計(jì)理念和方法已無法有效應(yīng)對(duì)。利用 AI 驅(qū)動(dòng)的優(yōu)化能夠?qū)崿F(xiàn)強(qiáng)化學(xué)習(xí)、卷積神經(jīng)網(wǎng)絡(luò)、大型語言模型等；模擬與分析能夠涵蓋邏輯、電路、SI/PI、CFD、Bio 等多個(gè)應(yīng)用，而計(jì)算硬件則適用于 CPU、GPU、FPGA、定制等多種類型設(shè)計(jì)。

他指出，AI 不僅是人力的補(bǔ)充，從手動(dòng)電路設(shè)計(jì)到今天的自動(dòng)化 RTL 設(shè)計(jì)重用，每次突破效率都提升了 10 倍；2030 年將再提升 10 倍以上。

他解釋說，手動(dòng)芯片設(shè)計(jì)優(yōu)化要從數(shù)以百萬計(jì)的組合中輸出，憑借非數(shù)值方法和設(shè)計(jì)師直覺需要 3-6 個(gè)月才能達(dá)到次優(yōu) PPA。AI 可以實(shí)現(xiàn)基于現(xiàn)有流程的強(qiáng)化學(xué)習(xí)，提高電子產(chǎn)品的生產(chǎn)力和質(zhì)量，并不斷改進(jìn)結(jié)果，縮短獲得成果的時(shí)間。

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Cadence AI 解決方案為系統(tǒng)設(shè)計(jì)賦能

Cadence 率先推出了業(yè)界首個(gè)芯片級(jí)到系統(tǒng)級(jí)全棧式AI解決方案 Cadence.AI，包括 Cadence Joint Enterprise Data 和 AI（JedAI）Platform 大數(shù)據(jù)管理、Cadence Cerebrus Intelligent Chip Explorer 數(shù)字物理實(shí)現(xiàn)、Virtuoso Studio 模擬開發(fā)設(shè)計(jì)、Verisium AI-Driven Verification Platform 驗(yàn)證、Allegro X AI Technology 系統(tǒng)設(shè)計(jì)以及Optimality Intelligent System Explorer 系統(tǒng)優(yōu)化等六大平臺(tái)。

萬理說，Cadence.AI 生成式 AI 技術(shù)、JedAI Platform 和一系列 AI 增強(qiáng)工具都在為系統(tǒng)設(shè)計(jì)提供強(qiáng)大支持，有助于個(gè)人和團(tuán)隊(duì)實(shí)現(xiàn) IP 和 SoC 創(chuàng)建，滿足 AI 驅(qū)動(dòng)的驗(yàn)證、調(diào)試、實(shí)施和 PPA 優(yōu)化的生產(chǎn)力需求。

Cadence 的 Joint Enterprise Data 和 AI Platform 可以管理芯片設(shè)計(jì)數(shù)據(jù)模型，實(shí)現(xiàn)自動(dòng)選型、智能芯片瀏覽和芯片設(shè)計(jì)重構(gòu)。Cadence 下一代 AI 驅(qū)動(dòng)的驗(yàn)證工作流程 Cadence Verisium 可實(shí)現(xiàn)失敗測(cè)試分組等識(shí)別錯(cuò)誤原因等功能。

Virtuoso Studio 可以進(jìn)行 AI 驅(qū)動(dòng)的自定義設(shè)計(jì)，實(shí)現(xiàn)電路優(yōu)化和布局生成。而采用 Allegro X AI 的 AI 驅(qū)動(dòng)的 PCB 設(shè)計(jì)可將數(shù)天的手動(dòng)流程轉(zhuǎn)縮短到數(shù)小時(shí)，效率提高 10 倍以上。

OptimityAI 驅(qū)動(dòng)的系統(tǒng)分析平臺(tái)可將汽車 PCB 驗(yàn)證效率提高 30 倍，改善 DDR4 BGA 封裝插入損耗多達(dá) 134%，112G PAM4 SerDes 隔離性能提高 1260%；而 AI 驅(qū)動(dòng)的 3D-IC 可優(yōu)化 Chiplet 和封裝設(shè)計(jì)。

萬理最后總結(jié)道，Cadence.AI 以前所未有的方式定義了 EDA 2.0，引領(lǐng)半導(dǎo)體設(shè)計(jì)的未來，讓工程師專注于更具創(chuàng)新性的工作，極大地提升工程團(tuán)隊(duì)的生產(chǎn)效率，讓系統(tǒng)設(shè)計(jì)更加高效、智能和可持續(xù)。

審核編輯：劉清