2024年國際集成電路展覽會(huì)暨研討會(huì)（IIC）在上海圓滿落幕，本屆展會(huì)和研討會(huì)吸引了眾多國內(nèi)外Fabless、EDA/IP廠商參加。英諾達(dá)憑借在EDA領(lǐng)域的突出創(chuàng)新成果，榮獲由AspenCore頒發(fā)的“2024中國IC設(shè)計(jì)成就獎(jiǎng)之年度創(chuàng)新EDA公司”獎(jiǎng)項(xiàng)。

靜態(tài)驗(yàn)證EDA工具助力大規(guī)模芯片設(shè)計(jì)的創(chuàng)新突破

英諾達(dá)副總經(jīng)理熊文受邀出席本屆IC領(lǐng)袖峰會(huì)，并發(fā)表了題為《靜態(tài)驗(yàn)證EDA工具助力大規(guī)模芯片設(shè)計(jì)的創(chuàng)新突破》的主題演講，分享了英諾達(dá)在靜態(tài)驗(yàn)證領(lǐng)域的最新技術(shù)成果，深入探討了靜態(tài)驗(yàn)證技術(shù)如何助力大規(guī)模芯片設(shè)計(jì)實(shí)現(xiàn)“設(shè)計(jì)左移”。

“設(shè)計(jì)左移”避免Debug成本指數(shù)級(jí)增長

過去幾十年，SoC芯片的設(shè)計(jì)規(guī)模越來越龐大，為了實(shí)現(xiàn)更多的功能，芯片的復(fù)雜性也急劇增加。通常，一片SoC可能包含數(shù)十億個(gè)邏輯門以及數(shù)百萬個(gè)連接、若干個(gè)IP和存儲(chǔ)器，以及多個(gè)電源域和時(shí)鐘域。這給驗(yàn)證工作帶來了不小的挑戰(zhàn)，這些復(fù)雜連接的正確性對于SoC芯片的功能至關(guān)重要，若出現(xiàn)問題，會(huì)導(dǎo)致SoC芯片功能異常，甚至無法工作。

英諾達(dá)的副總經(jīng)理熊文在演講中指出，像SoC這種大規(guī)模芯片在Sign-off階段發(fā)現(xiàn)、修復(fù)bug的成本很高，會(huì)需要多輪debug和驗(yàn)證的迭代，甚至影響到產(chǎn)品上市的時(shí)間。IBM統(tǒng)計(jì)在實(shí)現(xiàn)階段修復(fù)一個(gè)漏洞或錯(cuò)誤的成本是設(shè)計(jì)階段的6.5倍，而到了測試階段，這一成本更是激增至15倍。

不同設(shè)計(jì)階段修復(fù)缺陷的成本呈指數(shù)級(jí)增長（Source: IBM）

所以“設(shè)計(jì)左移”就是指將設(shè)計(jì)流程后期執(zhí)行的任務(wù)提前到更早的階段進(jìn)行，從而可以在早期發(fā)現(xiàn)并糾正關(guān)鍵bug，加快產(chǎn)品迭代的速度，這種策略不僅可以節(jié)省時(shí)間和資源，還可以提高產(chǎn)品質(zhì)量和芯片的良率。而隨著軟件的重要性越來越高，另外一種形式的“設(shè)計(jì)左移”就是盡早讓軟件在硬件上運(yùn)行進(jìn)行調(diào)試。

為了應(yīng)對“設(shè)計(jì)左移”的需求和趨勢，設(shè)計(jì)廠商聯(lián)同EDA廠商一起，不斷在設(shè)計(jì)流程和方法學(xué)上進(jìn)行創(chuàng)新和優(yōu)化。靜態(tài)驗(yàn)證是目前業(yè)界普遍使用的方法，在設(shè)計(jì)中通過配合動(dòng)態(tài)仿真驗(yàn)證和形式化驗(yàn)證，可以提高驗(yàn)證的覆蓋率，幫助設(shè)計(jì)師在設(shè)計(jì)開發(fā)的早期更快地發(fā)現(xiàn)和診斷設(shè)計(jì)缺陷，從而縮短設(shè)計(jì)驗(yàn)證所需的時(shí)間，簡化SoC設(shè)計(jì)的整體開發(fā)周期，降低芯片開發(fā)的成本。

靜態(tài)驗(yàn)證在低功耗設(shè)計(jì)中的應(yīng)用

英諾達(dá)深耕數(shù)字中端EDA工具領(lǐng)域，以低功耗系列工具為突破口，縱深布局靜態(tài)驗(yàn)證技術(shù)，橫向拓展相關(guān)產(chǎn)品線，致力于為芯片設(shè)計(jì)提供全面的靜態(tài)驗(yàn)證解決方案，目前已經(jīng)發(fā)布了EnFortius凝鋒低功耗系列和EnAltius昂屹靜態(tài)檢查系列EDA工具。

以低功耗設(shè)計(jì)為例，靜態(tài)驗(yàn)證是如何在該領(lǐng)域中應(yīng)用的呢？功耗一直以來是芯片設(shè)計(jì)的重要考量因素，也是導(dǎo)致流片失敗的主要原因之一。面對日益嚴(yán)峻的功耗挑戰(zhàn)，設(shè)計(jì)團(tuán)隊(duì)需要先進(jìn)方法學(xué)和工具的支持，在設(shè)計(jì)全流程中進(jìn)行低功耗設(shè)計(jì)。

低功耗設(shè)計(jì)面臨著多重挑戰(zhàn)：

電路復(fù)雜度提高：為了降低功耗，芯片設(shè)計(jì)往往使用多電壓域，這使得電源管理和設(shè)計(jì)更加復(fù)雜。

UPF標(biāo)準(zhǔn)版本太多：電源管理需要使用UPF標(biāo)準(zhǔn)進(jìn)行描述，但大多主流工具難以支持該標(biāo)準(zhǔn)的所有版本。

早期電源分析困難：在沒有物理器件的情況下，設(shè)計(jì)早期難以進(jìn)行準(zhǔn)確的電源估算和分析。

英諾達(dá)EnFortius低功耗設(shè)計(jì)靜態(tài)驗(yàn)證工具（LPC）基于先進(jìn)的功耗設(shè)計(jì)方法學(xué)，幫助IC設(shè)計(jì)師從RTL到GDS全流程進(jìn)行低功耗設(shè)計(jì)管理，確保UPF和功耗設(shè)計(jì)意圖的正確性和一致性。這款工具不僅可以快速準(zhǔn)確地查錯(cuò)，還可以幫助用戶快速定位問題根源。

GUI界面簡化了查錯(cuò)過程

在功耗分析方面，為了幫助設(shè)計(jì)團(tuán)隊(duì)更早掌握功耗水平，及早對功耗進(jìn)行優(yōu)化，英諾達(dá)EnFortiusRTL級(jí)功耗分析工具（RPA）采用自主研發(fā)的綜合引擎和物理線網(wǎng)模型，大幅提高功耗估算的準(zhǔn)確性，幫助設(shè)計(jì)團(tuán)隊(duì)從RTL階段開始捕捉功耗趨勢，甄別功耗熱點(diǎn)。

熊文在演講中表示：“靜態(tài)驗(yàn)證作為一種有效的低功耗設(shè)計(jì)方法，可以從系統(tǒng)設(shè)計(jì)、RTL設(shè)計(jì)到物理實(shí)現(xiàn)的全階段進(jìn)行功耗分析和優(yōu)化。通過靜態(tài)驗(yàn)證方法，設(shè)計(jì)團(tuán)隊(duì)能夠盡早發(fā)現(xiàn)和修復(fù)功耗相關(guān)問題，避免流片后功耗超標(biāo)的風(fēng)險(xiǎn)。實(shí)踐證明，越早進(jìn)行功耗分析和優(yōu)化，效果越好。因此，設(shè)計(jì)團(tuán)隊(duì)?wèi)?yīng)積極采用靜態(tài)驗(yàn)證等先進(jìn)方法，在設(shè)計(jì)早期就開始進(jìn)行功耗管理，以確保芯片設(shè)計(jì)成功?！?/p>

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審核編輯：劉清