四位二進制減法器的設計與實現
總體方案設計
本設計使用EWB進行仿真，使用74LS48、七段譯碼器、LED、開關、異或門、或門、非門、與非門等。電路按功能分為三個部分：減數部分：減數變成補碼（原碼取反加1）；被減數部分：被減數與減數的補碼相加；差部分：被減數減減數的結果顯示。四位二進制減法器的總體仿真圖如圖所示。
圖9 四位二進制減法器的總體仿真圖
被減數模塊的設計
本模塊由開關、74LS48、VCC（+12 V）、GND、七段譯碼器構成，用開關控制輸入信號( 被減數)，5、6、7、8 從高位到低位，用74LS48和七段譯碼器構成顯示電路。四位二進制減法器的被減數模塊的仿真圖如圖10所示。
圖10 四位二進制減法器的被減數模塊的仿真圖
減數模塊的設計
本模塊由開關、74LS48、VCC（+12 V）、GND、七段譯碼器、異或門、或門、非門、與非門構成。用開關控制輸入信號（減數），1、2、3、4 從高位到低位，將輸入信號的原碼變成補碼供計算使用，用74LS48 和七段譯碼器構成顯示電路。四位二進制減法器的減數模塊的仿真圖如圖11所示。
圖11 四位二進制減法器的減數模塊的仿真圖
差模塊的設計
本模塊由VCC（+12 V）、GND、七段譯碼器、74LS48、LED 構成。從右到左依次是從高位到低位，并用74LS48和七段譯碼器構成顯示電路。四位二進制減法器的差模塊的仿真圖如圖12所示。
圖12 四位二進制減法器的差模塊的仿真圖
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